| 主权项 |
1.一种半导体元件,其系包含:一个于其上界定一第一区域与一第二区域之基材;一间层绝缘薄膜,其系被形成在该基材上方以便覆盖该等第一与第二区域;以及一电容器,其系被形成在该第一区域中之该间层绝缘薄膜之上;其中该间层绝缘薄膜在该第一区域中包括一个由一凹槽所界定的阶梯形部分,该凹槽系具有一个在水平面上比该第二区域中的该间层绝缘薄膜之一表面低的底部表面。2.如申请专利范围第1项之半导体元件,其中该间层绝缘薄膜包括一个被电气地连接至该第一区域中之该基材上的接触孔,该电容器系包括一通过该接触孔而被形成之第一电极、一覆盖该第一电极之介层层、以及一覆盖该介电层之第二电极,该接触系具有一被一侧壁绝缘膜覆盖之侧壁,该间层绝缘薄膜在其覆盖该第二区域之该部份中带有一层绝缘薄膜,该绝缘薄膜系具有一个大致与该侧壁绝缘薄膜之组成相同的组成。3.如申请专利范围第1项之半导体元件,其中该阶梯形部分被一导体图案覆盖。4.如申请专利范围第1项之半导体元件,其中该电容器与其他具有一个与该电容器构造一致的结构之电容器一起形成一电容器阵列;该间层绝缘薄膜系在该电容器之一区域外部的第一区域中包括一接触孔,使得该接触孔暴露一个在该基材上被形成之元件隔离结构,暴露该元件隔离结构之该接触孔具有一虚设电容器,其系具有一个与该电容器结构一致之结构。5.一种半导体元件,其系包含:一具有一扩散区域之基材;一被形成在该基材上方之间层绝缘薄膜;一第一接触孔,其系在该间层绝缘薄膜中被形成以便暴露该扩散区域;一覆盖该第一接触孔之一侧壁的侧壁氧化物薄膜;一电极图案,其系被形成在该间层绝缘薄膜上方,以便在该侧壁氧化物薄膜被插在该电极图案与该第一接触孔之侧壁之间的状态中覆盖该第一接触孔;一第一电容器电极,其系被形成在该基材上方以便被该间层绝缘薄膜覆盖;一第二接触孔,其系在该绝缘薄膜中被形成以便暴露该第一电容器电极;一电容器绝缘薄膜,其系被形成在该间层绝缘薄膜之上,以便依照该第二接触孔的形状来覆盖该第二孔,该电容器绝缘薄膜系具有一个大致与该侧壁绝缘薄膜的组成一致之组成;以及一第二电容器电极,其系被形成在该电容器绝缘薄膜上方,以便经过该电容器绝缘薄膜覆盖而覆盖该第二接触孔,该第一电容器电极、该第二电容器电极与该电容器绝缘薄膜系一起形成一组电容器。6.如申请专利范围第5项之半导体元件,其中该电极图案与该第二电容器具有一个大致一致的厚度与一大致相同的厚度。7.如申请专利范围第5项之半导体元件,其中该基材进一步包括一元件隔离薄膜与一闸极电极,该第一电容器电极系由一被形成在该元件隔离薄膜上方之导体图案形成,该导体图案系具有大致与该闸极电极一致之组成与厚度。8.如申请专利范围第5项之半导体元件,其中该第一电容器电极被由另一个在该基材中被形成之扩散区域形成。9.如申请专利范围第1项之半导体元件,其中该电极图案构成另一电容器的一部份。10.一种半导体元件,其系包含:一基材,其系被界定有一记忆体晶胞区域与一周边区域;一在该基材之该记忆体晶胞区域上被形成之记忆体晶胞电晶体,该记忆体晶胞电晶体系构成一记忆体晶胞;一第一间层绝缘薄膜,其系被形成在该基材上方,以便连续地覆盖该记忆体晶胞区域与周边区域;一第二间层绝缘薄膜,其系被形成在该第一间层绝缘薄膜上方,以便连续地覆盖该记忆体晶胞区域与该周边区域;一第一接触孔,其系在一部分覆盖该记忆体晶胞区域之该第一间层绝缘薄膜中被形成,该第一接触孔系提供一至该记忆体晶胞电晶体之一第一扩散区域上的电气连接;一覆盖该第一接触孔之一侧壁的第一侧壁绝缘薄膜;一第一电极,其系在一部分覆盖该记忆体晶胞区域之该第一间层绝缘薄膜上被形成,使得该第一电极透过该第一侧壁绝缘薄膜而覆盖该第一接触孔,该第一电极系被该第二间层绝缘薄膜覆盖,并与该第一扩散区域产生一电气接触;一第二接触孔,其系在一部分覆盖该记忆体晶胞区域之该第二间层绝缘薄膜上被形成,以便穿透该第一间层绝缘薄膜,该第二接触孔系提供一个至该记忆体晶胞电晶体之一第二扩散区域上的电气连接;一覆盖该第二接触孔之一侧壁的第二侧壁绝缘薄膜;一第二电极,其系在一部分覆盖该记忆体晶胞区域之该第二间层绝缘薄膜上被形成,以便覆盖该第二接触孔,该第二电极系与该第二扩散区域产生一电气接触,并构成一记忆体晶胞电容器之一累积电极;一覆盖该第二电极之电容器介电薄膜;透过该电容器绝缘薄膜覆盖该第二电极之该记忆体晶胞电容器之一相反电极;一元件隔离薄膜,其系对应于该周边电路区域而被形成在该基材之上;一被形成在该元件隔离区域上之下电容器电极,该下电容器电极系被该第一间层绝缘薄膜覆盖;一第三接触孔,其系在一部分覆盖该下电容器电极之该第一间层绝缘薄膜中被形成,以便暴露该下电容器电极;一电容器绝缘薄膜,其系在一部分覆盖该周边区域之该第一间层绝缘薄膜上方被形成,以便覆盖该第三接触孔,该电容器绝缘薄膜系依照该第三接触孔之形状而形成一凹陷处;以及一第三电极,其系在该电容器绝缘薄膜上被形成,以便覆盖该电容器绝缘薄膜之凹陷处,该第三电极系构成一上电容器电极;该第二间层绝缘薄膜在该记忆体晶胞区域中系包括一个被一凹槽界定之阶梯,该凹槽系具有一个在一水平面上比该周边区域中的该第二间层绝缘薄膜之一表面的水平面更低的底部表面,该凹槽系沿着在该记忆体晶胞区域与该周边区域之间的边界延伸;该下电容器电极系具有一个组成与一个厚度,其系大致与该记忆体晶胞电晶体之一闸极电极的组成与厚度一致;该电容器绝缘薄膜系具有一个大致与该第一侧壁绝缘薄膜之组成一致的组成,该第三电极系具有一个组成与一个厚度,其系大致与该第一电极之组成与厚度一致。11.如申请专利范围第10项之半导体元件,其中该阶梯形部分被一导体图案覆盖。12.如申请专利范围第10项之半导体元件,其中该记忆体晶胞电容器系在该记忆体晶胞区域中,与其他结构大致与该记忆体晶胞电容器之结构一致的记忆体晶胞电容器一起形成一电容器阵列,该等第一与第二绝缘薄膜系被形成有一个暴露一场绝缘薄膜之接触孔,该场绝缘薄膜系在该基材上一个在该电容器阵列外侧的部分之处被形成,暴露该场绝缘薄膜之该接触孔被形成有一构造大致与该记忆体晶胞电容器之构造一致之虚设电容器。13.一种半导体元件,其系包含:一基材,其系被界定有一记忆体晶胞区域与一周边区域;一在该基材之该记忆体晶胞区域上被形成之记忆体晶胞电晶体,该记忆体晶胞电晶体系构成一记忆体晶胞;一第一间层绝缘薄膜,其系被形成在该基材上方,以便连续地覆盖该记忆体晶胞区域与周边区域;一第二间层绝缘薄膜,其系被形成在该第一间层绝缘薄膜上方,以便连续地覆盖该记忆体晶胞区域与该周边区域;一第一接触孔,其系在一部分覆盖该记忆体晶胞区域之该第一间层绝缘薄膜中被形成,该第一接触孔系提供一到该记忆体晶胞电晶体之一第一扩散区域上的电气连接;一覆盖该第一接触孔之一侧壁的第一侧壁绝缘薄膜;一第一电极,其系在一部分覆盖该记忆体晶胞区域之该第一间层绝缘薄膜上被形成,以便覆盖该第一接触孔,该第一电极系被该第二间层绝缘薄膜覆盖,并与该第一扩散区域产生一电气接触;一第二接触孔,其系在一部分覆盖该记忆体晶胞区域之该第二间层绝缘薄膜上被形成,该第二接触孔系提供一个到该记忆体晶胞电晶体之一第二扩散区域上的电气连接;一覆盖该第二接触孔之一侧壁的第二侧壁绝缘薄膜;一第二电极,其系在一部分覆盖该记忆体晶胞区域之该第二间层绝缘薄膜上被形成,以便覆盖该第二接触孔,该第二电极系与该第二扩散区域产生一电气接触,并构成一记忆体晶胞电容器之一累积电极;一覆盖该第二电极之电容器介电薄膜;透过该电容器介电薄膜而覆盖该第二电极之该记忆体晶胞电容器之一相反电极;一元件隔离薄膜,其系对应于该周边区域而被形成在该基材上方;一被形成在该元件隔离薄膜上之下电容器电极,该下电容器电极系被该等第一与第二间层绝缘薄膜覆盖;一第三接触孔,其系在一部分覆盖该周边区域之该等第一与第二间层绝缘薄膜中被形成,以便暴露该下电容器电极;一电容器绝缘薄膜,其系在一部分覆盖该周边区域之该第二间层绝缘薄膜中被形成,以便覆盖该第三接触孔,该电容器绝缘薄膜系依照该第三接触孔的形状而形成一凹陷处;以及一第三电极,其系在该电容器绝缘薄膜上被形成,以便覆盖该凹陷处,该第三电极系构成一上电容器电极;该第二间层绝缘薄膜在该记忆体晶胞区域中系包括一个被一凹槽所界定之阶梯形部分,该凹槽系具有一个在一水平面上比该周边区域中的该第二间层绝缘薄膜之顶部表面更低的底部表面,该凹槽系沿着在该记忆体晶胞区域与该周边区域之间的边界延伸;该下电容器电极系具有一个组成与一个厚度,其系大致与该记忆体晶胞电晶体之一闸极电极的组成与厚度一致;该电容器绝缘薄膜系具有一个大致与该第一侧壁绝缘薄膜之组成一致的组成,该第三电极系具有一个组成与一个厚度,其系大致与该第二电极之组成与厚度一致。14.如申请专利范围第13项之半导体元件,其中该阶梯形部分被一导体图案覆盖。15.如申请专利范围第13项之半导体元件,其中该记忆体晶胞电容器系在该记忆体晶胞区域中,与其他结构大致与该记忆体晶胞电容器之结构一致的记忆体晶胞电容器一起形成一电容器阵列,该等第一与第二绝缘薄膜系被形成有一个暴露一场绝缘薄膜之接触孔,该场绝缘薄膜系在该基材上一个在该电容器阵列外侧的部分处被形成,暴露该场绝缘薄膜之该接触孔被形成有一构造大致与该记忆体晶胞电容器之构造一致的虚设电容器。16.一种半导体元件,其系包含:一基材,其系被界定有一记忆体晶胞区域与一周边区域;一在该基材之该记忆体晶胞区域中被形成之记忆体晶胞电晶体,该记忆体晶胞电晶体系构成一记忆体晶胞;一第一间层绝缘薄膜,其系被形成在该基材上方,以便连续地覆盖该记忆体晶胞区域与该周边区域;一第二间层绝缘薄膜,其系被形成在该第一间层绝缘薄膜上方,以便连续地覆盖该记忆体晶胞区域与该周边区域;一第一接触孔,其系在一部分覆盖该记忆体晶胞区域之该第一间层绝缘薄膜中被形成,该第一接触孔系提供一到该记忆体晶胞电晶体之一第一扩散区域上的电气连接;一覆盖该第一接触孔之一侧壁的第一侧壁绝缘薄膜;一第一电极,其系在一部分覆盖该记忆体晶胞区域之该间层绝缘薄膜上被形成,以便覆盖该第一接触孔,该第一电极系被该第二间层绝缘薄膜覆盖,并与该第一扩散区域产生一电气接触;一第二接触孔,其系在一部分的该第二间层绝缘薄膜中被形成,该第二接触孔系提供一个到该记忆体晶胞电晶体之一第二扩散区域上的电气连接;一覆盖该第二接触孔之一侧壁的第二侧壁绝缘薄膜;一第二电极,其系在一部分覆盖该记忆体晶胞区域之该第二间层绝缘薄膜上被形成,以便覆盖该第二接触孔,该第二电极系与第二扩散区域产生一电气接触,并构成一记忆体晶胞电容器之一累积电极;一覆盖该第二电极之电容器介电薄膜;透过该电容器介电薄膜而覆盖该第二电极之该记忆体晶胞电容器之一相反电极;一第三扩散区域,其系被形成在该基材之该周边区域中,该第三扩散区域系被该等第一与第二间层绝缘薄膜覆盖;一第三接触孔,其系在一部分覆盖该周边区域之该等第一与第二间层绝缘薄膜中被形成,该第三接触孔系提供与该第三扩散区域之电气连接;一电容器绝缘薄膜,其系在一部分覆盖该周边区域之该第二间层绝缘薄膜上被形成,以便覆盖该第三接触孔,该电容器绝缘薄膜系依照该第三接触孔之形状而形成一凹陷处;以及一第三电极,其系在该电容器绝缘薄膜上方被形成,以便覆盖该凹陷处,该第三电极系构成一上电容器电极;该第二间层绝缘区域在该记忆体晶胞区域中系包括一个被一凹槽所界定之阶梯形部分,该凹槽系具有一个在一水平面上比该周边区域中的该第二间层绝缘薄膜之一表面的水平面更低的底部表面,该凹槽系沿着在该记忆体晶胞区域与该周边区域之间的边界延伸;该下电容器电极系具有一个组成与一个厚度,其系大致与该记忆体晶胞电晶体之一闸极电极的组成与厚度一致;该电容器电极系具有一个大致与该第一侧壁绝缘薄膜之组成一致的组成,该第三电极系具有一个组成与一个厚度,其系大致与该第二电极之组成与厚度一致。17.如申请专利范围第16项之半导体元件,其中该阶梯形部分被一导体图案覆盖。18.如申请专利范围第16项之半导体元件,其中该记忆体晶胞电容器系在该记忆体晶胞区域中,与其他结构大致与该记忆体晶胞电容器之结构一致的记忆体晶胞电容器一起形成一电容器阵列,该等第一与第二绝缘薄膜系被形成有一个暴露一场绝缘薄膜之接触孔,该场绝缘薄膜系在该基材上一个在该电容器阵列外侧的部分处被形成,暴露该场绝缘薄膜之该接触孔被形成有一构造大致与该记忆体晶胞电容器之构造一致的虚设电容器。19.一种制造半导体元件之方法,该半导体元件具有在一基材上被界定之一记忆体晶胞区域与一周边区域,该方法系包含下列步骤:在该基材上形成一间层绝缘薄膜,以便覆盖该记忆体晶胞区域与该周边区域;在该间层绝缘薄膜中形成一接触孔,以便暴露一在该记忆体晶胞区域中之扩散区域;在该间层绝缘薄膜上形成一罩幕图案,以便覆盖该周边区域;在使用该罩幕图案作为一罩幕的同时将该间层绝缘薄膜形成图案,以减少该间层绝缘薄膜的表面水平片,使得该间层绝缘薄膜在该记忆体晶胞区域中之该表面比在该周边区中的低;以及在该间层绝缘薄膜上其一部分覆盖该记忆体晶胞区域中形成一记忆体晶胞电容器,使得该记忆体晶胞电容器透过该接触孔与该扩散区域产生连接。20.如申请专利范围第19项之方法,其中该形成该记忆体晶胞电容器之步骤包括:在该将该间层绝缘薄膜形成图案之步骤后,在该间层绝缘薄膜上沉积一层第一导体薄膜;将该第一导体薄膜形成图案,以形成一覆盖该接触孔之储存电极;在该储存电极上方沉积一电容器介电薄膜;在该电容器介电薄膜上沉积一第二导体薄膜,以便覆盖其覆盖该储存电极的一部分;将该第二导体薄膜形成图案,以形成一相反电极;该形成该第二导体薄膜之步骤系被进行,使得一覆盖该记忆体晶胞区域与该周边区域之边界的导体图案与该相反电极同时地被形成。21.一种用以制造半导体元件之方法,其系包含下列步骤:在一基材上形成一间层绝缘薄膜;在该间层绝缘薄膜中形成第一与第二接触孔;在该间层绝缘薄膜上沉积一层介电薄膜,以便包住该等第一与第二接触孔;在该第一接触孔之一侧壁上形成一侧壁绝缘薄膜,其系藉由以一罩幕保护该第二接触孔,并藉由对该介电薄膜进行一回蚀程序;在该介电薄膜上沉积一层导体薄膜,以便包住该等第一与第二接触孔;以及将该导体薄膜形成图案以形成一透过该侧壁绝缘薄膜覆盖该第一接触孔之第一电极,以及一透过该介电薄膜覆盖该第二接触孔之第二电极。22.一种半导体元件,其系包含:一基材;一在该基材上被形成之第一导电层;一间层绝缘薄膜,其系在该基材上被形成,以便覆盖该第一导电层;一接触孔,其系在该间层绝缘薄膜中被形成以便暴露该基材;一覆盖该接触孔之一侧壁的侧壁绝缘薄膜;一覆盖该侧壁绝缘薄膜之一侧壁的导电侧壁薄膜;以及一第二导电层,其系覆盖该接触孔中的该导电侧壁薄膜,该第二导电层系与该基材之一表面产生电气接触。23.如申请专利范围第22项之半导体元件,其中该间层绝缘薄膜包括一暴露该第一导电层之开口,该开口系具有被一绝缘薄膜覆盖之一底部表面与一侧壁,该绝缘薄膜系具有与该侧壁绝缘薄膜的组成大致相同的组成,该绝缘薄膜系被一组成与该导电侧壁绝缘薄膜之组成大致相同的导体薄膜覆盖,该导体薄膜另于其上还带有一具有与该第二导体薄膜之组成大致相同的组成之电极。24.如申请专利范围第22项之半导体元件,其中该侧壁薄膜由被以一不纯物元素掺杂至一第一浓度程序的多晶矽形成,该第二导电层系由被该不纯物元素以掺杂至至一第二、更高浓度程度的多晶矽层与一W层形成。25.一种制造半导体元件之方法,其系包含下列步骤:在一基材上形成一第一导电层;在该基材上形成一间层绝缘薄膜,以便覆盖该第一导电层;在该间层绝缘薄膜中形成一接触孔,以便暴露位于该接触孔之一底部部分的基材之一表面;在该基材上沉积一绝缘薄膜,以便覆盖该接触孔之一侧壁与该底部部分;在该绝缘薄膜上沉积一导电层;从该间层绝缘薄膜之一表面上,藉由大致垂直地作用于该基材之一主要表面的非等向性蚀刻程序来移除该绝缘薄膜与该导电层,以暴露位于该接触孔之该底部分处的基材表面,并且在该接触孔之侧壁上同时地形成一具有该绝缘薄膜与该导体层之一堆叠结构的侧壁薄膜;以及在该接触孔上形成一第二导电层,而与该基材表面与该侧壁薄膜接触。26.如申请专利范围第25项之方法,其在该形成该侧壁薄膜之步骤后与该形成该第二导体薄膜之步骤前系进一步地包含藉由一湿式蚀刻程序,从该基材之暴露表面上移除一天然氧化物薄膜的步骤。27.如申请专利范围第25项之方法,其系进一步包含下列步骤:在该间层绝缘薄膜中形成一开口,以便暴露该第一导电层;以及藉由该绝缘薄膜与该导电薄膜而连续地覆盖该开口之一侧壁与一底部表面,该形成该开口的步骤系与该形成该接触孔之步骤同时地被进行,该藉由该绝缘薄膜覆盖该开口之该侧壁与底部表面之步骤与该以该绝缘薄膜覆盖该接触孔之该侧壁与该底部表面之步骤同时地被进行,在该开口中的该绝缘薄膜上形成该导电薄膜之步骤与该在该接触孔中的该绝缘薄膜上形成该导电薄膜之步骤同时地被进行。28.如申请专利范围第27项之方法,其系进一步包括在该开口中的该导电薄膜上形成一电极之步骤,该形成该电极之步骤系与形成该第二导电层之该步骤被同时地进行。29.一种半导体元件,其系包含:一基材;一第一半导体元件,其系在该基材之一第一区域上被形成;一第二半导体元件,其系在该基材之一第二区域上被形成;一间层绝缘薄膜,其系在该基材上被形成;一第一开口,系在覆盖该第一区域之一部分的该间层绝缘薄膜中被形成;一覆盖该第一开口之第一电极;一第二开口,其系被形成在覆盖该第二区域之一部分的该间层绝缘薄膜中,以便暴露该基材之一表面;一覆盖该第二开口之第二电极;一覆盖该间层绝缘薄膜之绝缘薄膜;一第三电极,其系在该绝缘薄膜上对应于该第一电极而被形成,以便将该绝缘薄膜夹在该第一电极与该第三电极之间;该第一电极与该第二电极系具有大致相同的组成。30.如申请专利范围第29项之半导体积体电路,其中该绝缘薄膜于其中包括一暴露该第二电极之接触孔,该绝缘薄膜于其上另外还带有一与位于该接触孔处之该第二电极接触之第四电极,该第四电极系肯一个大致与该第三电极之组成相同的组成。31.如申请专利范围第26项之半导体积体电路,其中各该第三与第四电极由被形成于其上之一第一部分与第二部分形成,该第三电极之该第一部分系具有一个大致与该第四电极之该第一部分的组成相同的组成,该第三部分之该第二部分系具有一个大致与该第四电极之该第二部分之组成相同的组成。32.一种半导体积体电路,系包含:一基材;一第一半导体元件,其系被形成于该基材之一第一区域上;一第二半导体元件,其系被形成于该基材之一第二区域上;一第一电极,系在该基材之该第一区域上被形成;一覆盖该第一电极之第一绝缘薄膜;复数个第二电极,其系被形成在该基材之该第二区域中,各该第二电极系具有一被一第二绝缘薄膜覆盖的侧壁,该等复数个第二电极之其中一对藉此在其之间形成一自对准接触孔;一第三电极,其系在该第一绝缘薄膜上被形成,以便将该第一绝缘薄膜夹在该第一电极与该第三电极之间;以及一覆盖该自对准接触孔之第四电极;该第一绝缘薄膜与该第二绝缘薄膜系具有大致相同的组成;该第三绝缘薄膜与该第四绝缘薄膜系具有大致相同的组成。33.如申请专利范围第32项之半导体积体电路,其系进一步包含:一覆盖该第一电极之一侧壁的第三绝缘薄膜;以及一层插在该第二电极与于其上之该第二绝缘薄膜之间的第四绝缘薄膜,该第四绝缘薄膜系覆盖该第二电极之一侧壁一顶部表面,该第三绝缘薄膜与该第四绝缘薄膜系具有大致相同的组成。34.如申请专利范围第32项之半导体积体电路,其中该第一区域包括一作为该第一半导体元件之类比电路,且其中该第二区域包括一DRAM作为一第二半导体元件。35.一种半导体积体电路,其系包含:一基材;一第一半导体元件,其系被形成于该基材之一第一区域上;一第二半导体元件,其系被形成于该基材之一第二区域上;一第一闸极电极,系在该基材之该第一区域上被形成;复数个第二闸极电极,其系被形成在该基材之该第二区域中,各该第二闸极电极系具有一被一第二绝缘薄膜覆盖的侧壁,该等复数个第二闸极电极之其中一对系在其之间形成一自对准接触孔;一覆盖该自对准接触孔之互连电极;该第一闸极电极与该第二闸极电极系具有大致相同的组成;36.如申请专利范围第35项之半导体积体电路,其中该第一闸极电极包括一第一部分与一在该第一部分上之第二部分,该第二部分系具有一个大致与该互连电极相同的组成。37.一种制造半导体积体电路之方法,系包含下列步骤:在一包括一第一区域与一第二区域之基材上形成一间层绝缘薄膜,使得该间层绝缘薄膜覆盖该第一区域与该第二区域;在该间层绝缘薄膜中形成一第一开口与一第二开口,使得该第一开口暴露该基材之该第一区域,而该第二开口暴露该基材之该第二区域;藉由一第一导电薄膜覆盖该第一开口与该第二开口,以在该第一开口处形成一第一电极并于该第二开口处形成一第二电极;在该间层绝缘薄膜上形成一绝缘薄膜,以便覆盖该等第一与第二电极;在该绝缘薄膜中形成一第三开口,以便暴露该第二电极;以及在该绝缘薄膜中同时地形成一第三电极与一第四电极,使得该绝缘薄膜被夹在该第三电极与该第一电极之间,并使得该第四电极与位于该第三接触孔处之该第二电极产生接触。38.一种制造半导体积体电路之方法,系包含下列步骤:在一包括一第一区域与一第二区域之基材上形成一间层绝缘薄膜,使得该间层绝缘薄膜覆盖该第一区域与该第二区域;在覆盖该第一区域之一部分的间层绝缘薄膜中形成一第一开口;藉由以一第一导电薄膜覆盖该第一开口而在该第一开口处形成一第一电极;在该间层绝缘薄膜上连续地沉积一绝缘薄膜与一导电层;在该第二区域中形成一第二开口,使得该第二开口藉由穿透该导电层与该绝缘薄膜并进一步地穿透在下面的该间层绝缘薄膜而暴露该基材之一表面;以及在该导电层上形成一第二电极,使得该绝缘薄膜与该导电层被夹在该第二电极与该第一电极之间,且同时地形成第三电极以便覆盖该第二开口。39.如申请专利范围第38项之方法,其系在形成该第二开口的步骤之后与在形成该第三电极的步骤之前,进一步地包含应用一湿式蚀刻程序至该暴露的基材表面上,以便由其上移除一天然的氧化物薄膜。40.一种制造板导体积体电路之方法,其系包含下列步骤:在一带有一第一电极之基材上沉积一绝缘薄膜于一第一区域中,并且沉积复数个闸电极于一第二区域上,使得该绝缘薄膜覆盖该第一电极与该等复数个闸极电极;在该等闸极电极之其中一对之间的该第二区域中,藉由一大致垂直地作用于该基材之一主要表面的回蚀程序而形成一自对准接触孔,使得各该等闸极电极带有一侧壁绝缘薄膜并使得该自对准接触孔被该侧壁绝缘薄膜界定;在该基材之该等第一与第二区域上沉积一导电层,使得该导电层覆盖该第一区域中之该第一电极,并使得该导电层透过该自对准接触孔而与该第二区域中的该基材产生接触;将该导电层形成图案以便在该第一区域中形成一第二电极,使得该第二电极将该绝缘薄膜夹在该第二电极与该第一电极之间,并同时地形成一第三电极,其系透过该自对准接触孔而与该第二区域中的该基材产生接触。41.如申请专利范围第40项之方法,其中在该第二区域中各该等复数个闸极电极,藉由另一绝缘薄膜于一顶部表面以及两侧壁处被覆盖,该侧壁绝缘薄膜系在该不同的绝缘薄膜上被形成。42.如申请专利范围第40项之方法,其中该第一电极具有一在该第一区域中被该另一绝缘薄膜覆盖之侧壁,沉积该绝缘薄膜之该步骤系被进行,使得该绝缘薄膜覆盖该第一电极之一顶部表面与该侧壁绝缘薄膜。43.如申请专利范围第40项之方法,其系进一步包括与在该第二区域中之该回蚀步骤同时地蚀刻该第一区域中之该绝缘薄膜步骤,将该导电层形成图案之该步骤系被进行,以便包括同时地将该第一电极形成图案之步骤。图式简单说明:第一图为显示一传统DRAM之构造图;第二图A-第二图C为显示根据本发明第一实施例之第一图之DRAM的制造程序图;第三图A-第三图F为显示根据本发明第二实施例之半导体元件之制造程序图;第四图A-第四图D为详细地显示在第三图D-第三图E之步骤间之程序图;第五图为显示第四图D之结构修正图;第六图为显示留在阶梯形部分处之导体图案图,该阶梯形部分系在一DRAM之一记忆体晶胞区域与一周边区域之间被形成;第七图A-第七图B系为以平面图说明第六图之残余导体图案之形成图;第八图为显示根据本发明第三实施例之半导体元件之构造图;第九图为显示一在一相邻于记忆体晶胞区域而被形成之周边区域中具有一电容器之半导体元件之构造图;第十图A-第十图C系为显示根据本发明第四实施例之半导体元件之构造图;第十一图为显示根据本发明第五实施例之半导体元件之构造图;第十二图系为显示一传统虚设晶胞之构造图;第十三图A-第十三图C为显示根据本发明第六实施例之半导体元件之构造图;第十四图A-第十四图C为显示根据本发明第七实施例之半导体元件之构造图;第十五图A-第十五图D为显示根据本发明第八实施例之半导体元件之构造图;第十六图A与第十六图B为显示根据本发明第九实施例之半导体元件之构造图;第十七图A-第十七图C为显示根据本发明第十实施例之半导体元件之构造图;第十八图A-第十八图G为显示根据本发明第十一实施例之半导体元件之构造图;第十九图A-第十九图C为显示根据本发明第十二实施例之半导体元件之构造图;第二十图A-第二十图D为显示根据本发明第十三实施例之半导体元件之构造图;第二十一图为显示根据本发明第十四实施例之半导体元件之构造图;第二十二图为显示根据本发明第十五实施例之半导体元件之构造图。 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