| 主权项 |
1.一种DRAM单胞配置,其特征为:-设有突起式之半导体结构(STa),其在侧面是与至少一第一边缘及一第二边缘相邻接,第二边缘则与第一边缘相面对,-在半导体结构(STa)中配置记忆体单胞之至少一垂直式MOS电晶体之第一源极/汲极区(S/Dla)及位于其下之通道区(KAa),这些区域至少邻接于半导体结构(STa)之第一边缘,-至少半导体结构(STa)之第一边缘至少在MOS电晶体之通道区(KAa)中设置闸极介电质,闸极电极(GAa)邻接于闸极介电质(GDa)且在电性上是与第一字线相连接,-在通道区(KAa)和第二字线之间配置一个元件,此元件可防止MOS电晶体受到第二字线所控制且邻接于半导体结构(STa)之第二边缘,-MOS电晶体之源极/汲极区(S/Dla)在电性上是与电容器之第一电极(Pla)相连接,-在电容器第一电极(Pla)上方配置电容器介电质(KDa)且其上配置着电容器第二电极(P2a),第二电极(P2a在电性上是与位元线(Ba)相连接,位元线(Ba)垂直于第一字线而延伸。2.如申请专利范围第1项DRAM单胞配置,其中-此元件(其可防止MOS电晶体受到此元件上所配置之第二字线之控制)是一种通道-停止区(Ca),其导电型式和通道区(KAa)者相同,但其掺杂物质浓度较通道区(KAa)者还高。3.如申请专利范围第1或第2项DRAM单胞配置,其中-在二个相邻之半导体结构(STa)之间配置一个字线-沟渠(G2a),-字线-沟渠(G2a)之二个边缘是平行于半导体结构(STa)之第一边缘及第二边缘而延伸,-字线之一分别沿着字线-沟渠(G2a)之二个边缘的每一个边缘而延伸,-沿着字线-沟渠(GWa)中之一而相邻之记忆体单胞之这些元件(其可防止MOS电晶体受到此元件上所配置之字线之控制)交替地是与字线-沟渠(GWa)之第二边缘和相邻之字线-沟渠(GWa)之第一边缘相邻接。-沿着字线-沟渠(GWa)而相邻之记忆体单胞之每第二个之MOS电晶体之闸极电极(GAa)是与第一字线相连接,-闸极电极(GAa)是字线之一部份。4.如申请专利范围第3项DRAM单胞配置,其中-沿着位元线(Ba)而相邻之记忆体单胞之这些元件(其可防止MOS电晶体受到此元件上所配置之字线之控制)全部邻接于字线-沟渠(GWa)之第一边缘或第二边缘而配置着。5.如申请专利范围第1或第2项DRAM单胞配置,其中-字线是配置在字线-沟渠(GWc)中,这些沟渠(GWc)使半导体结构(STc)互相隔离,-字线沿着字线-沟渠(GWc)而延伸,-沿着位元线而相邻之记忆体单胞之这些元件(其可防止MOS电晶体受到此元件上所配置之字线之控制)全部邻接于字线-沟渠(GWc)之第一边缘或第二沟渠,-沿着字线-沟渠(GWc)之一相邻之记忆体单胞之MOS电晶体之闸极电极(GAc)在电性上是与第一字线相连接,-闸极电极(GAc)是字线之一部份。6.如申请专利范围第5项DRAM单胞配置,其中-这些元件(其可防止MOS电晶体受到此元件上所配置之字线之控制)全部邻接于字线-沟渠(GWc)之第一边缘或第二边缘。7.如申请专利范围第1或2项之DRAM单胞配置,其中-记忆体单胞含有半导体结构(STa),-半导体结构(STa)构成基体(1a)之突起部,-在沿着第一字线而相邻之半导体结沟(STa)之面配置一些隔离结构(STa),这些隔离结构可在第一源极/汲极区(S/Dla)(其是配置在上述之半导体结构(STa)中)之间防止通道之形成。8.如申请专利范围第1或2项之DRAM单胞配置,其中-半导体结构(STd)基本上是条形的且是此种沿着第一字线而相邻之记忆体单胞之一部份,-其它元件(其可防止MOS电晶体受到此元件上所配置之字线之控制)邻接于此半导体结构(STd)之第一边缘和第二边缘的一部份,此一部份是位于这些沿着第一字线而相邻之记忆体单胞之间。9.如申请专利范围第1或2项之DRAM胞配置,其中-第二源极/汲极区(S/D2a)配置于通道区(KAa)下方-第二源极/汲极区(S/D2a)是掺杂层(S1a)之一部份。10.一种DRAM单胞配置之制造方法,其特征为:-须产生一种突起式半导体结构(STa),其在侧面是与至少一第一边缘和一第一边缘相邻接,第二边缘则与第一边缘相面对,-在半导体结构(STa)中须形成记忆体单胞之至少一个MOS电晶体之至少一个源极/汲极区(STa)以及位于其下之通道区(KAa),使这些区域至少邻接于半导体结构(STa)之第一边缘,-此半导体结构(STa)之至少第一边缘至少在MOS电晶体之通道区(KAa)中设置闸极介电质(GDa),-邻接于闸极介电质(GDa)而产生闸极电极(GAa),-须产生第一字线,使其在电性上是与闸极电极(GAa)相连接,-须产生第二字线及一种元件(其可防止MOS电晶体受到第二字线所控制),使此种元件邻接于半导体结构(STa)之第二边缘且配置于通道区(KAa)和第二字线之间,-须产生第一源极/汲极区(S/Dla)和电容器第一电极(P1a),使它们在电性上互相连接,-在电容器第一电极(P1a)上产生电容器介电质(KDa)且在其上产生电容器第二电极(P2a),-须产生电容器第二电极(P2a)以及垂直于第一字线之位元线(Ba),使它们在电性上互相连接。11.如申请专利范围第10项制造方法,其中-须产生字线-沟渠(GWa),其可切割半导体结构(STa),使字线-沟渠(GWa)之二个边缘平行于半导体结构(STa)之第一边缘和第二边缘而延伸,-沿着字线-沟渠(GWa)之二个边缘中之每一个边缘而产生一条字线,-沿着字线-沟渠(GWa)而相邻之记忆体单胞之这些元件(其可防止MOS电晶体受到此元件上所配置之字线之控制)交替地邻接于字线-沟渠(GWa)之第一边缘以及相邻之字线-沟渠(GWa)之第二边缘而形成,-沿着字线-沟渠(GWa)而相邻之记忆体配置之每第二个之MOS电晶体之闸极(GAa)在电性上是与第一字线之一部份。12.如申请专利范围第11项之制造方法,其中-沿着位元线(Ba)而相邻之记忆体单胞之这些元件(其可防止MOS电晶体受到此元件上所配置之字线之控制)全部邻接于字线-沟渠(GWa)之第一边缘或第二边缘而形成。13.如申请专利范围第11项之制造方法,其中-在产生字线-沟渠(GWa)之后至少字线-沟渠(GWa)之各面须设置闸极介电质(GDa),-须以保形(conform)方式沈积导电性材料且进行回蚀刻,使产生间隔层(spacer)形式之字线。14.如申请专利范围第10项之制造方法,其中-须产生字线-沟渠(GWc),其切割半导体结构(STc),-沿着各字线-沟渠(G2c)分别形成一条字线,-沿着位元线而相邻之记忆体单胞之这些元件(其可防止MOS电晶体受到此元件上所配置之字线之控制)全部邻接字线-沟渠(GWc)之第一边缘和第二边缘而产生,-沿着字线-沟渠(GWc)之一而相邻之记忆体单胞之选择电晶体之所有的闸极电极(GAc)在电性上是与第一字线相连接,-闸极电极(GAc)构成字线之一部份。15.如申请专利范围第14项之制造方法,其中-这些元件(其可防止MOS电晶体受到此元件上所配置之字线之控制)全部邻接于字线-沟渠(GWc)之第一边缘或第二边缘而形成。16.如申请专利范围第10至15项中任一项之方法,其中-此些元件(其可防止MOS电晶体受到此元件上所配置之字线之控制)形成一种通道-停止区(Ca),其导电型式和通道区(KAa)相同但掺杂物质浓度较通道区(KAa)者还高。17.如申请专利范围第11至15项中任一项之制造方法,其中-在半导体结构(1a)中或其上产生一种由第一导电型所掺杂之第一层(S1a),-在第一掺杂层(S1a)上方产生一种由第二导电型(其和第一导电型相反)所掺杂之第二层(S2a),-须在第二掺杂层(S2a)中或其上产生第一源极/汲极区(S/D1a),使其是由第一导电型所掺杂,-字线-沟渠(GWa)可抵达第一掺杂层(Sla)中。18.如申请专利范围第11至15项中任一项之制造方法,其中-须产生一些基本上互相平行而延伸之隔离沟渠(GIa),-字线-沟渠(GWa)是垂直于隔离沟渠(GIa)而产生,-藉由隔离沟渠(GIa)和字线-沟渠(GWa)之产生而产生半导体结构(STa),此半导体结构(STa)是分别配属于记忆体单胞,-在沿着字线-沟渠(GWa)而相邻之半导体结构(STa)之间以及隔离沟渠(GIa)中产生第一隔离结构(I1a),这些第一隔离结构(I1a)可防止相邻之第一源极/汲极区(S/D1a)(其配置在上述之半导体结构(STa)中)之间形成通道。19.如申请专利范围第18项之制造方法,其中-在至高无上上述之隔离沟渠(GIf)之后其七贤一部藉由植入方式而以第一导电型所掺杂之离子来掺杂,-在产生字线-沟渠(GWf)之后其底部藉由植入方式而由第一导电型所掺杂之离子来进行掺杂-藉由上述之植入方式而产生栅形之掺杂区(GGf),其一部份是用作第二源极/汲极区(S/D2f)。20.如申请专利范围第11至15项中任一项之制造方法,其中-藉由字线-沟渠(GWd)之产生而产生条形之半导体结构(STd),此种半导体结构(STd)配属于这些沿着字线-沟渠(GWd)而相邻之记忆体单胞,-其它元件(其可防止MOS电晶体受到此元上所配置之字线之控制)是邻接于半导体结构(STd)之第一边缘和第二边缘之这些部份(其是位于沿着字线-沟渠(GWd)而相邻之记忆体单胞之间)而产生。21.如申请专利范围第11至13项中任一项之制造方法,其中-在可产生之半导体结构(STe)上方产生一种由第一材料所构成之辅助层(H1)且其上产生由第二材料所构成之第二辅助层(H2),其中第二材料可选择性地对第一材料而被蚀刻,-字线-沟渠(GWe)切割第一辅助层(H1)和第二辅助层(H2),-字线-沟渠(GWe)之各面设有闸极介电质(GDe),其可选择性地对第二材料而被蚀刻,-在字线-沟渠(GWe)之底部上产生第二源极/汲极区(S/D2e),-在产生字线之后字线-沟渠(GWe)之以闸极介电质(GDe)覆盖之底部之这些部份须裸露出来,-须在字线-沟渠(GWe)之底部中产生狭窄之沟渠(Gs)(其切割了第二源极/汲极区(S/D2e)),于此去除第二辅助层(H2),-须沈积一种导电性材料且选择性地对第一材料而被回蚀刻直至这些狭窄之沟渠(Gs)中至少被填充至第二源极/汲极区(S/D2e)邻接于上述之导电性材料为止。22.如申请专利范围第17项之制造方法,其中-在可产生之半导体结构(STe)上方产生一种由第一材料所构成之辅助层(H1)且其上产生由第二材料所构成之第二辅助层(H2),其中第二材料可选择性地对第一材料而被蚀刻,-字线-沟渠(GWe)切割第一辅助层(H1)和第二辅助层(H2),-字线-沟渠(GWe)之各面设有闸极介电质(GDe),其可选择性地对第二材料而被蚀刻,-在字线-沟渠(GWe)之底部上产生第二源极/汲极区(S/D2e),-在产生字线之后字线-沟渠(GWe)之以闸极介电质(GDe)覆盖之底部之这些部份须裸露出来,-须在字线-沟渠(GWe)之底部中产生狭窄之沟渠(Gs)(其切割了第二源极/汲极区(S/D2e)),于此去除第二辅助层(H2),-须沈积一种导电性材料且选择性地对第一材料而被回蚀刻直至这些狭窄之沟渠(Gs)中至少被填充至第二源极/汲极区(S/D2e)邻接于上述之导电性材料为止。23.如申请专利范围第11至15项中任一项之制造方法,其中-在第一源极/汲极区(S/D1b)上方产生一种由绝缘材料所构成之第一层(SI)以及由一种材料所构成之第二层(SL),此种材料可选择性地对绝缘材料而被蚀刻,-接触区(Kb)以自动对准第一源极/汲极(/Dlb)之方式而被产生,其中在闸极电(GAb)产生之后,a)须产生第二隔离结构(I2b),其中须沈积一种绝缘材料且将之整平直至第二层(SL)裸露为止。b)藉助于条形之遮罩(其条形区垂直于字线-沟渠(GWb)而延伸且覆盖记忆体单胞)而使第二层(SL)之裸露部份的一部份去除,c)须沈积其它之绝缘材料且将之整平直至第二层(SL)裸露为止,d)去除第二层(SL),其中半导体材料须选择性地对绝缘材料而被蚀刻,e)须对绝缘材料进行蚀刻直至第一层(SI)之裸露部份被去除且第一源极/汲极区(S/D1b)裸露为止,f)须沈积导电性材料且进行蚀刻,这样可产生一些接触区(Kb)。24.如申请专利范围第17项之制造方法,其中-在第一源极/汲极区(S/Dlb)上方产生一种由绝缘材料所构成之第一层(SI)以及由一种材料所构成之第二层(SL),此种材料可选择性地对绝缘材料而被蚀刻,-接触区(Kb)以自动对准第一源极/汲极(/D1b)之方式而被产生,其中在闸极电极(GAb)产生之后,a)须产生第二隔离结构(I2b),其中须沈积一种绝缘材料且将之整平直至第二层(SL)裸露为止。b)藉助于条形之遮罩(其条形匣垂直于字线-沟渠(GWb)而延伸且覆盖记忆体单胞)而使第二层(SL)之裸露部份的一部份去除,c)须沈积其它之绝缘材料且将之整平直至第二层(SL)裸露为止,d)去除第二层(SL),其中半导体材料须选择性地对绝缘材料而被蚀刻,e)须对绝缘材料进行蚀刻直至第一层(SI)之裸露部份被去除且第一源极/汲极区(S/D1b)裸露为止,f)须沈积导电性材料且进行蚀刻,这样可产生一些接触区(Kb)。图式简单说明:第一图在产生第一掺杂层,第二掺杂层,第三掺杂层,第一遮罩以及隔离沟渠之后第一基体之横切面。第二图A在产生第二遮罩,字线-沟渠,第一隔离结构,第一源极/汲极区,通道区以及第二源极/汲极区之后垂直于第一图所示横切面之横切面。第二图B在第二图A之各制程步骤之后第一图之横切面。第三图在产生通道-停止区,闸极介电质,闸极电极,字线,第二隔离结构以及接触区之后第二图A之横切面。第四图A在产生电容器第一电极,电容器介电质,电容器第二电极以及位元线之后第三图之横切面。第四图B在第四图A之各制程步骤之后第二图B之横切面。第五图在藉助于第一遮罩,隔离沟渠(未显示),字线-沟渠半导体结构,第一源极/汲极区,通道区和第二源极/汲极区产生第一掺杂层,第二掺杂层(未显示),第三掺杂层(未显示),第一层,第二层之后第二基体之横切面,此横切面平行于隔离沟渠而延伸。第六图在产生通道-停止区,闸极介电质,闸极电极,字线,第二隔离结构,接触区,电容器第一电极,电容器介电质,电容器第二电极和位元线之后第五图之横切面。第七图藉助于第一遮罩,隔离沟渠(未显示),第二遮罩,字线-沟渠,第一隔离结构(未显示),半导体结构,第一源极/汲极区,通道区,第二源极/汲极区,通道-停止区,闸极介电质,闸极电极和字线而产生第一掺杂层之后第三基体之横切面,此横切面平行于隔离沟渠而延伸。第八图在产生第一掺杂层,第二掺杂层和条形之掺杂区之后,第四基体之横切面,此横切面垂直于条形区之条形而延伸。第九图A在产生遮罩,字线-沟渠,通道-停止区,闸极介电质,闸极电极,字线,隔离结构,接触区,电容器第一电极电容器介电质,电容器第二电极以及位元线之后与第八图所示之横切面相垂直之横切面。第九图B在第九图A之各步骤之后第八图之横切面。第十图在条形掺杂区,第一辅助层,第二辅助层,遮罩,字线-沟渠,半导体结构,第一源极/汲极区,通道区以及第二源极/汲极区产生之后第五基体之横切面,此横切面是平行于条形区而延伸。第十一图在产生通道-停止区,闸极介电质,闸极电极,字线和间隔层,遮罩去除且字线-沟渠底部之一部份裸露之后第十图之横切面。第十二图在产生狭窄之沟渠,埋入式接触区以及掺杂之终端区之后第十一图之横切面图。第十三图在产生一种隔离结构,接触区,电容器第一电极,电容器介电质,电容器第二电极和位元线之后第十二图之横切面。第十四图在产生一种掺杂层,隔离结构,栅形区之第一部份,第二遮罩,字线-沟渠(显示在第十五图A中),半导体结构,第一源极/汲极区,通道区,第二源极/汲极区,栅形区之第二部份以及第一隔离结构之后第六基体之横切面,此横切面是平行于字线-沟渠而延伸。第十五图A在产生通道-停止区,闸极介电质,闸极电极,字线,第二隔离结构,接触区,电容器第一电极,电容器介电质,电容器第二电极以及位元线之后与第第十四图所示之横切面相垂直之横切面。第十五图B在第十五图A之各步骤之后第十四图之横切面。 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