| 主权项 |
1.一种半导体记忆装置,其根据透过第一滙流排所给之指令进行操作,包括:储存装置,储存上述半导体记忆装置之固有特定资料;以及输出装置,其根据透过上述第一滙流排所给之传送指令,将储存于上述储存装置中之固有资料,送出到第二滙流排。2.如申请专利范围第1项所述之半导体记忆装置,其中上述特定资料系为表示上述半导体记忆装置之记忆容量的资料。3.如申请专利范围第1项所述之半导体记忆装置,其中上述半导体记忆装置包含记忆体阵列,其具有行列状排列的复数记忆单元,并利用复数位元之列位址以及复数位元之行位址加以定址;上述特定资料系为表示上述复数位元之列位址以及上述复数位元之行位址的位元数资料。4.如申请专利范围第1项所述之半导体记忆装置,其中上述半导体记忆装置包含彼此独立操作之复数记忆库;上述特定资料系为表示上述记忆库数量之资料。5.如申请专利范围第1项所述之半导体记忆装置,其中上述第二滙流排系与传送上述指令之第一滙流排分别设置。6.一种记忆系统,其包括:记忆体控制器;以及复数半导体记忆装置,彼此并列连接于上述记忆体控制器,各透过第一及第二滙流排以单一方向进行资料的传送,并且根据上述记忆体控制器透过上述第一滙流排所传达之指令进行操作;每一上述半导体记忆装置包括:储存装置,储存上述半导体记忆装置之固有特定资料;以及输出装置,其根据上述记忆体控制器透过上述第一滙流排所传送之传送指令,将储存于上述储存装置中之特定资料透过上述第二滙流排,传送到上述记忆体控制器。7.如申请专利范围第6项所述之记忆系统,其中上述特定资料系为表示对应半导体记忆装置之记忆容量的资料。8.如申请专利范围第6项所述之记忆系统,其中每一上述半导体记忆装置包含记忆体阵列,其具有复数记忆单元,并利用复数位元之列位址以及复数位元之行位址分别加以定址;上述特定资料系为表示上述对应之半导体记忆装置的上述复数位元之列位址以及上述复数位元之行位址的位元数资料。9.如申请专利范围第6项所述之记忆系统,其中每一上述复数半导体记忆装置,至少包含一记忆库,当半连体记忆装置包含复数记忆库时,上述复数记忆库能够彼此独立地分别加以驱动为致能状态或/及非效能状态;上述特定资料系为表示上述对应的半导体记忆装置所含记忆库数量之资料。10.如申请专利范围第6项所述之记忆系统,其中上述滙流排包含用以傅送上述指令的第一链,以及与上述第一链分别设置,用以将上述输出装置所输出的特定资料传送到上述记忆体控制器之第二链。图式简单说明:第一图表示根据本发明之全部记忆体的概略架构图。第二图表示记忆体控制器对第一图所示之记忆体的操作流程图。第三图表示在本发明第一实施例中,记忆体控制器之记忆体管理表的概略结构图。第四图A表示在第一图所示记忆体中,输出缓冲器的输出位元结构图,第四图B表示此输出缓冲器的输出位元和记忆容量间之对应关系图。第五图A表示第一图所示记忆体中,阵列部之概略结构图,第五图B表示用来指定记忆单元之列(row)位址和行(column)位址之结构图。第六图表示根据本发明第二实施例之位址位元数资料的传送形态图。第七图表示在本发明第二实施例中,设置于记忆体控制器内的记忆体管理表的概略结构图。第八图表示透过传送链,从记忆体控制器传送到记忆体之请求封包之概略结构图。第九图表示本发明第二实施例中,记忆体主要部分之概略结构图。第十图表示本发明第二实施例中,记忆体控制器之记忆体管理表之一使用形态例之图。第十一图表示根据本发明第三实施例之记忆体主要部分之概略结构图。第十二图表示本发明第三实施例中,所传送之记忆库数量资料之传送形态图。第十三图表示CPU位址和记忆体位址间之对应关系图。第十四图表示在本发明第三实施例中,记忆体控制器内之记忆体管理表的概略结构图。第十五图表示本发明第三实施例中,记忆库数量资料之一形用形态例之图。第十六图表示习知技术之高达记忆系统之概略结构图。第十七图表示第十六图所示记忆系统中,在资料读取时之请求封包传送程序图。第十八图表示第十六图所示记忆系统中,在为了写入资料而送出请求封包程序的时序图。第十九图A表示请求封包的结构图,第十九图B表示回应封包的结构图。 |
