| 主权项 |
1.一种记忆体元件之垂直式分离闸极结构,至少包含:一半导体基板,中间具有一凹洞,以制作分离闸极结构;一穿隧氧化层,覆盖在该半导体基板凹洞的一半底部与一半的垂直侧面;一浮动闸极,位于该穿隧氧化层之上,并填满一半的凹洞,与洞口大约齐平;一中间介电层,覆盖在该浮动闸极的顶面与侧面;一绝缘层,覆盖在该半导体基板凹洞的另一半底部与另一半垂直侧面;一控制闸极,位于该绝缘层之上,填满另一半的凹洞,并突出于洞口,与该中间介电层的的侧面与顶面相接,透过该中间介电层与对该浮动闸极作耦合。2.如申请专利范围第1项之结构,其中该凹洞的深度约在2000到9000埃之间。3.如申请专利范围第1项之结构,其中该穿隧氧化层的厚度系介于70到150埃之间。4.如申请专利范围第1项之结构,其中该中间介电层的组成材料为氧化矽-氮化矽-氧化矽层(Oxide-Nitride-Oxide;ONO),厚度约在100到300埃之间。5.如申请专利范围第1项之结构,其中该中间介电层的组成材料为二氧化矽,厚度约在100到250埃之间。6.如申请专利范围第1项之结构,其中该绝缘层的组成材料为二氧化矽。7.如申请专利范围第1项之结构,其中该绝缘层的厚度约在100到300埃之间。8.一种记忆体元件的结构,至少包含:一半导体基板,中间具有一凹洞,以制作记忆体元件的分离闸极结构;一穿隧氧化层,覆盖在该半导体基板凹洞的一半底部与一半的垂直侧面;一浮动闸极,位于该穿隧氧化层之上,并填满一半的凹洞,与洞口大约齐平,经由该穿隧氧化层,对该半导体基板作电荷感应;一中间介电层,覆盖在该浮动闸极的顶面与侧面;一绝缘层,覆盖在该半导体基板凹洞的另一半底部与另一半垂直侧面,作为电性隔离;一控制闸极,覆盖于该绝缘层之上,填满另一半的凹洞,突出于洞口,覆盖在该中间介电层的的顶面,与该中间界电层的侧面相接,并透过该中间介电层与对该浮动闸极作耦合;一汲极,位于在分离闸极的另一侧半导体基板;以及一源极,位于在记忆体元件分离闸极另一侧的半导体基板,形成一个记忆体元件。9.如申请车利范围第8项之结构,其中该凹洞的深度约在2000到9000埃之间。10.如申请专利范围第8项之结构,其中该穿隧氧化层的厚度系介于70到150埃之间。11.如申请专利范围第8项之结构,其中该中间介电层的组成材料为氧化矽-氮化矽-氧化矽层(Oxide-Nitride-Oxide;ONO),厚度约在100到300埃之间。12.如申请专利范围第8项之结构,其中该中间介电层的组成材料为二氧化矽,厚度约在100到250埃之间。13.如申请专利范围第8项之结构,其中该绝缘层的组成材料为二氧化矽。14.如申请专利范围第8项之结构,其中该绝缘层的厚度约为100到300埃之间。图式简单说明:第一图显示出习知技术的快闪记忆体的分离闸极结构,与周围电路的闸极结构示意图;第二显示本发明之快闪记忆体布局的俯视图,显示出记忆体的浮动闸极与控制闸极之间的连接;第三图显示第二图沿着AA'的剖面图,显示出快闪记忆体之垂直式分离闸极结构。 |
