| 摘要 |
L'invention se rapporte à un sous-système de mémoire comprenant au moins deux dispositifs à semi-conducteurs (15, 16, 17), parmi lesquels un dispositif à mémoire (15, 16 ou 17) relié à un bus (18), lequel contient plusieurs lignes de bus servant à porter sensiblement toutes les informations d'adresses, de données et de commande dont ont besoin les dispositifs à mémoires (15, 16 ou 17). Les informations de commande se composent d'informations de sélection des dispositifs et le bus (18) a un nombre de lignes sensiblement inférieur au nombre des bits dans chaque adresse, et le bus (18) porte des informations de sélection des dispositifs sans qu'il soit nécessaire que des lignes de sélection des dispositifs séparées soient connectées directement à chacun des dispositifs. L'invention se rapporte également à un protocole pour dispositifs pilotes et asservis pour permettre les opérations de communication sur le bus (18) et pour les registres dans chaque dispositif, afin de différencier chaque dispositif et afin de diriger les demandes de bus vers un seul ou vers tous les dispositifs (15, 16, 17). La présente invention apporte des modifications au dispositif antérieur pour permettre la réalisation des nouvelles caractéristiques de cette invention. Dans un mode de réalisation préféré, huit lignes de données de bus et une ligne de bus de validation d'adresse portent les informations d'adresses de données et de commande pour des adresses de mémoires allant jusqu'à une étendue de 40 bits. |
