| 主权项 |
1﹒一种信号处理器用之位址处理器,其特征为:读取/录写记忆器中供位址计算用之装置包含至少一个环式缓冲器,用以储存数位滤波器之状态变数(X(n),X(n─1),……;Y(n),Y(n─1),﹒…‥;W(n),W(n─1),…‥;),至少一个缓冲器包含供至少两个滤波器用之状态变数,该同一缓冲器中的每一滤波器均对应于抽样频率(样品一速率)及缓冲器长度(mod一数目),视与个别缓冲器相对应之滤波器中的迟延元件数目之总和而定,此种装置包含:(a)一组暂存器,用于以缓冲器之绝对起始位址(mod一开始)为准,储存每一环式缓冲器之现在摺叠位址(mod一指标);以及(b)用以执行下列步骤的计算单位:(1)以对应缓冲器起始位址(mod一开始)为准,将现在摺叠位址(mod一指标)相加至一选择状态变故[X(n),X(n─1)……;Y(n),Y(n─1),……;W(n),W(n─1),…‥]的位移(资料一位址,录写一位址);(2)如若以对应缓冲器长度于步骤(1)中所取得的总和(资料一位址+mod一指标,录写一位址+mod一指标)大于或等于此种缓冲器长度,减少此种总和;以及(7)将缓冲器起始位址(mod一开始)相加至步骤(2)中所取得的结果,用以求得选择状态变数的绝对位址。2﹒根据申请专利范围第1项之方位址处理器,其中缓冲器长度(mod一数目)系由与个别缓冲器相对应的滤波器中的迟延元件数目加1之总和所构成。3﹒根据申请专利范围第1或2项之位址处理器,其中计算单位(+)系由一相加器构成,完成步骤(2)中的可能减少方法为在步骤(1)中将缓衡器长度之2的补数(mod一数目)相加至总和。4﹒根据申请专利范围第3项之位址处理器,其中第一暂存器(A一reg),用以相互轮流顺次储存现在摺叠位址(mod一指标),缓衡器长度之2的补数(一mod一数目)及缓冲器起始位址(mod一开始)5﹒根据申请专利范围第4项之位址处理器,其中第二暂存器(B一reg),用以相互轮流顺次储存以对应缓衡器开始(mod一开始)为准之选择状态变数[X(n),X(n─1)……;Y(n),Y(n─1),……;W(n)﹒W(n─1),……)的位移,步骤(1)所求得的总和以及步骤(2)所可能取得的结果。6﹒根据申请专利范围第5项之位址处理器,其中将步骤(2)以后的相加器中的最高效位元用作为符号位元并于如若得自步骤(2)的结果为负时,将步骤(1)中的结果保持在第二暂存器(B一rep)中,以及如若此种结果并非负时,由得自步骤(2)结果取代步骤(1)中所取得的第二暂存器(B一reg)中之结果。7﹒根据申请专利范围第1项之位址处理器,其中计算每一滤波器的方法为利用一指数(亦即,等于滤波器中的迟延元件数目),相互轮流顺次提取滤波器之状态理数[X(n),X(n─1),……;Y(n),Y(n─1)……;W(n),W(n─1),……]及对应系数」并系将此种指数相加至滤波器开始位置,用以求得者状态变数及对应系数,而后,予以向下减量至0,以求得更新近状态变数。8﹒根据申请专利范围第7项之位址处理器,其中将计算滤波器之数値写入先前滤波器中的老旧状态变数的记忆位置内,因而,使此种记忆位置得以再用。9﹒根据申请专利范围第1项之位址处理器,其中暂存器组包含四个暂存器。图示简单说明图1表示关于本发明之资料记忆分配。图2表示关于本发明之缓冲器分配。图3表示图2之缓冲器中的泸波器之滤波器线图。图4例示连续计算步骤时之图2中的滤波器之位置及缓冲器之摺叠位址。图5表示依据本发明之位址处理器的较佳具体实例。图6表示依据图5的位址处理器之计算时间图。图7分别就三个滤波器A、B及C并具有2,1及N等分接点示图5位址处理器的信号时间图。 |
