| 主权项 |
2.一种与滙流排位元数相匹配的记忆体直取架构,系以具有一第一位元数之一记忆体直取控制单元,分别依据一第一类资料之位元组数、位址、页码値及一第二类资料之基位址、基计数,并接受请求讯号,产生命令讯号,使输入/输出装置得经由具有一第二位元数之滙流排直接与记忆体装置行资料交换,该第二位元数系与该第一位元数相当;其中,该记忆体直取控制单元包括:一第一对准控制器,耦合该滙流排,用以取得该第一类资料之位址及页码値,排序对准而形成基位址;一第二对准控制器,耦合该滙流排,用以取得该第一类资料之位元组数及页码値,排序对准而形成基计数;一第一多工器,具有二选择输入端,分别耦合该滙流排而取得该第二类资料之基位址,以及耦合该第一对准控制器而取得该第一类资料之基位址,并且接受一致能讯号控制,提供该第一类资料之基位址或该第二类资料之基位址其中之一输出;一第二多工器,具有二选择输入端,分别耦合该滙流排而取得该第二类资料之基计数,以及耦合该第二对准控制器而取得该第一类资料之基计数,并且接受一致能讯号控制,提供该第一类资料之基计数或该第二类资料之基计数其中之一输出;一基位址暂存器,具有该第一位元数,耦合该第一多工器,用以贮存该等基位址;一基计数暂存器,具有该第一位元数,耦合该第二多工器,用以贮存该等基计数;以及一记忆体直取控制器,具有该第一位元数,耦合该基位址暂存器与该基计数暂存器,而予以存取该等基位址与该等基计数,并依该等基位址与该等基计数,配合该输入/输出装置和该记忆体装置之请求与命令讯号,执行记忆体直取控制动作;该记忆体直取控制器并产生该致能讯号以控制该第一对准控制器、该第二对准控制器、该第一多工器、及该第二多工器,以于传送该第一类资料时,启动该第一对准控制器和该第二对准控制器之动作,关闭该第一多工器与第二多工器耦合至该滙流排之通路,使该第一类资料之基位址和基计数得传至该基位址暂存器与该基计数暂存器;以及传送该第二类资料时,停止该第一对准控制器和该第二对准控制器之动作,关闭该第一多工器耦合该第一对准控制器之通路,关闭该第二多工器耦合该第二对准控制器之通路,以使该第二类资料之基位址及基计数得直接由该滙流排传至该等暂存器。3.如申请专利范围第2项所述之一种与滙流排位元数相匹配的记忆体直取架构,其中,该第一对准比较器与该第二对准比较器分别包括:一位址比较器,受该致能讯号控制,依该笔资料之页码値产生控制讯号;以及复数个暂存器形成一暂存器序列组使具有该第一位元数,依该位址比较器之该控制讯号择适当之暂存器置放该笔资料之位址或位元组数,以排序及对准形成基位址或基计数。4.如申请专利范围第1项至第3项之一所述之一种与滙流排位元数相匹配的记忆体直取架构,其中,该记忆体直取控制器包括:至少一模式暂存器,耦合该基位址暂存器与该基计数暂存器,以规划记忆体直取之控制模式,并以发出模式控制讯号;一仲裁器,接受该模式控制讯号控制,藉以仲裁该请求讯号,提出确认讯号,依优先权关系维持资料传输之秩序;一控制器,接受该模式控制讯号控制,产生命令讯号以控制该输入/输出装置及该记忆体装置;以及一位址产生器,接受该模式控制讯号控制,产生该笔资料之位址。5.如申请专利范围第4项所述之一种与滙流排位元数相匹配的记忆体直取架构,其中,该记忆体直取控制器更控制第一笔及最后一笔资料之传输位元组数,以使每次传输的位址均得位于2C^mC边缘位置,其中m为自然数,且2C^mC小于等于该第一位元数。第1图为方块示意图,绘示记忆体直取控制单元于一微电脑系统中之关系。第2图是依照本创作一较佳实施例之方块示意图。第3图是第2图中记忆体直取控制器内部方块示意图。第4图是第2图中对 |
