| 主权项 |
1.一种记忆体用之测试电路,其系与该记忆体一并 容纳至一半导体积体电路中,该测试电路包含有: 一测试信号产生电路,用来产生该记忆体用之一测 试信号;与 一控制电路,用来执行该测试信号产生电路之控制 ;且, 其中会根据来自于外侧之一第一控制信号来将一 测试设定模式与一测试执行模式进行彼此切换,然 后从一相同端子处连续输入系在该测试设定模式 中输入至该测试信号产生电路的该测试信号之一 起始数据与用来控制该测试信号产生电路之一控 制数据、与至该控制电路的一控制数据。 2.如申请专利范围第1项的记忆体用之测试电路,其 中,该测试信号产生电路包含有一晶片选择信号产 生电路、一位址信号产生电路、一数据信号产生 电路,与一读取/写入信号产生电路。 3.如申请专利范围第1项的记忆体用之测试电路,其 特征为一位址之增加与减少的控制、读取/写入的 控制与一数据反转之出现的控制系分别根据从外 侧所输入之第二、第三与第四控制信号来加以实 施的。 4.如申请专利范围第1项的记忆体用之测试电路,其 更包含有用来选择出一选择过之记忆体的一输出 数据、并将其输出至外侧当作一输出数据的一选 择器。 5.如申请专利范围第1项的记忆体用之测试电路,其 中,该读取/写入信号产生电路会根据该晶片选择 信号产生电路之一输出信号来产生一读取/写入信 号。 图式简单说明: 图1是显示出其中整合着根据本发明所得之记忆体 用测试电路的LSI之布置图; 图2是其中透过总结着根据本发明实施例所得之测 试控制信号组合的记忆体用之测试电路的操作之 图示; 图3是显示出本发明实施例之记忆体用之测试电路 中、『测试设定』操作案例之时程图; 图4是显示出本发明实施例之记忆体用之测试电路 中、『测试操作设定』操作案例之时程图; 图5是显示出本发明实施例之记忆体用之测试电路 的测试设定控制电路之布置案例图; 图6是显示出本发明实施例之记忆体用之测试电路 的CS信号产生电路之布置案例图; 图7是显示出本发明实施例之记忆体用之测试电路 的位址信号产生电路之布置案例图; 图8是显示出本发明实施例之记忆体用之测试电路 的数据信号产生电路之布置案例图; 图9是显示出本发明实施例之记忆体用之测试电路 的R/W信号产生电路之布置案例图; 图10是显示出第一个先前技术之记忆体用的测试 电路之布置图; 图11是显示出第二个先前技术之记忆体用的测试 电路之布置图。 |
