| 主权项 |
1﹒一种N除电路,包括:一输入时序脉冲(时钟);一同步递减计数器,用以对一特定计数器状态作高速解释;所述同步递减计数器有一输出一涟波递减计数器,连于所述同步递减计数器之输出并由该输出加以定时,系供作预定长度之计数器用,不需迅速解释;多数产生闸控时序脉冲之闸;所述输入时序脉冲系馈入所述多数闸,而且所述闸控时序脉冲系输入所述同步计数器。2﹒第1项所N除电路,其中所述同步计数器包括;一有平行向前看电路之三小位计数器;所述向前看电路包括多数逻辑闸。3﹒第1项所述N除电路,其中所述同步计数器包括多数延迟起伏器,所述多数起伏器有向前看逻辑连于其D输入,而且所述延迟起伏器系由所述闸控时序脉冲定时。4﹒第3项所述N除电路,其中所述延迟起伏器有一同步之预置器,此预置器在所述闸控时序脉冲为一预定状态时发生作用。5﹒第3项所述N除电路,其中所述延迟起伏器有、Q及Q输出,此二输出在所述闸控时序脉冲之一预定边缘上平行变化。6﹒第3项所述N除电路,其中所述延迟起伏器包括:一NAND闸,有一第一及第二输入,一输出一NOR闸,有一第一及第二输入,一输出;一第一及第二场效电晶体(FET),各有一源极、泄电极,及闸:一第一、第二、及第三输送闸,各有一输入及一输出;一第一及第二反相器,各有一输入及一输出;所述NAND闸之第二输入系连于所述NOR闸之第一输入;所述NAND闸之输出系连于所述第一FET之闸,所述第一FET之源极系连于一正电压电源,所述第一FET之泄电极系连于所述第二FET之源极;所述NOR闸之输出系连于第二FET之闸,所述第二FET之泄电极则接地;所述第一输送闸之输出系连于所述第一FET之泄电极,且连于所述第一反相器之输入;所述第一反相器之输出系连于所述第二反相器之输入,且连于所述第二输送闸之输入;所述第二反相器之输出系连于所述第三输送闸之输入。7﹒第1项所述装置,其中所述同步计数器包括动态之金属氧化物半导体(MOS)逻辑。8﹒第1项所述装置,其中所述涟波递减计数器包括多数跳摆起伏,所述起伏器有多数输出,并有「全为零」检波电路,所述电路包括一由多数二输入逻辑闸组成之涟波链,所述闸有一第一及第二输入,其第一输入连于所述跳摆起伏器各输出中之一输出,所述第二输入连于所述前一逻辑闸之输出。9﹒第1项之装置,其中所述同步计数器之一输出系经由一逻辑闸连于一移位记录器,此记录器预置所述同步及涟波计数器。10﹒第8项所述N除电路,其中所述跳摆起伏器包括:一NAND闸,有一第一及第二输入,一输出;一NOR闸,有一第一及第二输入,一输出;多数FET,各有一闸,源极,及泄电极多数反相器,各有一输入及一输出;多数输送闸,各有一输入及一输出;所述NAND闸之第二输入连于所述NOR闸之第一输入;所述NAND闸之输出连于所述第一FET之闸,且连于所述第二FET之闸;所述第一及第二FET之源极连于一正电压电源;所述第一FET之泄电极连于所述第三FET之源极,所述第三之FET泄电极则连于第四FET之泄电极;所述NOR闸之输出连于所述第三FET之闸及第四FET之闸,所述第三及第四FET之泄电极则接地;所述第一FET之泄电极连于所述第一反相器之输入,且连于所述第一及第二输送闸之输入;所述第一反相器之输出连于所述第二反相器之输入;所述第二反相器之输出连于所述第三输送闸之输入及第一输送闸之输出;所述第三输送闸之输出连于所述第三反相器之输入,连于第四输送闸之输入,连于第二FET之泄电极,而且连于第四FET之源极。所述第三反相器之输出连于所述第四反相器之输入及第二输送闸之输出;所述第四反相器之输出连于所述第四输送闸之输出。11﹒第1项所述N除电路,其中所述同步计数器包括;多数起伏器,各有一D输入,一预置起动输入,一反预置起动输入,一时序脉冲输入,一反时序脉冲输入,并有一Q及反Q输出;一第一AND闸,有第一及第二输入,一输出;一第二AND闸,有第一及第二输入,一输出;一第一NOR闸,有第一及第二输入,一输出;一第二NOR闸,有第一及第二输入,一输出;一第二NAND闸,有第一及第二输入,一输出;一第三AND闸,有第一及第二输入,一输山;一第四AND闸,有第一及第二输入,一输出;一第三NOR闸,有第一及第二输入,一输出;一反相器,连于所述第一起伏器之Q输出与该起伏器之Q输入间;所述第一起伏器之Q输出连于所述第一AND闸之第一输入及第二闸NOR之第一输入;所述第一起伏器之Q输出连于所述第二AND闸之第一输入及所述第一NAMD闸之第一输入;所述第二起伏器之Q输出连于所述第二AND闸之第二输入及所述第二NOR闸之第二输入;所述第二起伏器之Q输出连于所述第一NAN闸之第二输入及所述第二DAND闸之第二输入;所述第一AND闸之输出连于第一NOR闸之第一输入,第二AND闸之输出则连于第一NOR闸之第二输入;所述第一NOR闸之输出连于第二起伏器之D输入;所述第一NAND闸之输出连于第三AMD闸之第一输入;所述第二NOR闸之输出连于第四AMD闸之第一输入;所述第三起伏器之Q输出连于第三AND闸之第二输入;所述第三起伏器之Q输出连于第四AND闸之第二输入;所述第三AND闸之输出连于第三NOR闸之第一输入;所述第四AND闸之输出连于第三NOR闸之第二输入;所述第三NOR闸之输出连于第三起伏器之D输入。12﹒第1项所述N除电路,其中所述二计数器计有一时序脉冲输入,一反时序脉冲输入,一预置起动输入,一反预置起动输入,多数定置输入及多数Q与Q输出;时序脉冲产生装置,用以产生时序脉冲输至所述同步计数器之时序脉冲输入端;一第一NOR闸,连于所述二计数器之Q输出与预置起动输入之间,用以比较所述二计数器之输出,并用以在所述计数器之输出在低二进阶层时预置计数器(容许定置情报进入计数器)。 |
