| 主权项 |
1.一种功率MOSFET,其包含:一第一导电类型的基体;一基体上之外延层,该外延层具有第一导电类型;第一及第二体区域,位在界定其间之漂移区的外延层中,该等体区域具有第二导电类型;第一导电类型之第一及第二源极区,分别位在第一及第二体区域中;以及多个沟槽,位在外延层之该漂移区中之该等体区域的下方,该等沟槽被填充以具有第二导电类型之掺杂剂的外延层材料,该等沟槽从第一及第二体区域延伸向基体,该掺杂剂自该等沟槽而被扩散至邻接沟槽之外延层的部分中。2.如申请专利范围第1项之功率MOSFET,其中填充沟槽之该材料为矽。3.如申请专利范围第1项之功率MOSFET,其中填充沟槽之该材料为电介质。4.如申请专利范围第3项之功率MOSFET,其中该电介质为二氧化矽。5.如申请专利范围第1项之功率MOSFET,其中该掺杂剂为硼。6.如申请专利范围第2项之功率MOSFET,其中该矽系至少被局部氧化。7.如申请专利范围第1项之功率MOSFET,其中填充沟槽之该材料包含矽及电介质。8.如申请专利范围第1项之功率MOSFET,其中该等体区域包含深体区域。9.如申请专利范围第1项之功率MOSFET,其中该外延层材料包含多个层,该等层的至少二层具有不同的掺杂剂浓度。10.如申请专利范围第9项之功率MOSFET,其中该多个层包含一与其中一体区域相邻之介面层,该介面层具有比外延层材料之内部层还低的掺杂剂浓度。11.如申请专利范围第1项之功率MOSFET,其中该外延层材料相对于在基体附近之掺杂剂浓度外形具有一被减少于在体区域附近的掺杂剂浓度。12.如申请专利范围第1项之功率MOSFET,其中邻接沟槽之外延层的该等部分在横向于沟槽之方向上具有实际均匀的掺杂剂浓度。13.如申请专利范围第11项之功率MOSFET,其中邻接沟槽之外延层的该等部分在横向于沟槽之方向上具有实际均匀的掺杂剂浓度。14.一种形成功率MOSFET之方法,其包含步骤:提供一第一导电类型的基体;沉积一外延层于基体上,该外延层具有第一导电类型;形成第一及第二体区域于外延层中,以界定漂移区于其间,该等体区域具有第二导电类型;分别形成第一导电类型之第一及第二源极区于第一及第二体区域中;形成多个沟槽于外延层之该漂移区中;外延地沉积一具有第二导电类型之掺杂剂的材料于该等沟槽中,该等沟槽从第一及第二体区域延伸向基体;以及从该等沟槽中扩散至少一部分的该掺杂剂至邻接沟槽之外延层的部分中。15.如申请专利范围第14项之方法,其中填充沟槽之该材料包含矽。16.如申请专利范围第14项之方法,其中填充沟槽之该材料为电介质。17.如申请专利范围第16项之方法,其中该电介质为二氧化矽。18.如申请专利范围第14项之方法,其中该掺杂剂为硼。19.如申请专利范围第15项之方法,另包括至少局部氧化该矽之步骤。20.如申请专利范围第14项之方法,其中填充沟槽之该材料包含矽及电介质。21.如申请专利范围第14项之方法,其中该等体区域包含深体区域。22.如申请专利范围第14项之方法,其中该沟槽之形成系藉由提供一界定至少其中一沟槽之遮罩层,并蚀刻由该遮罩层所界定之沟槽。23.如申请专利范围第14项之方法,其中该等体区域系藉由将掺杂剂植入及扩散入基体中而予以形成。24.如申请专利范围第14项之方法,其中该外延沉积步骤包含外延沉积多个层之外延沉积,该等层的至少二层具有不同的掺杂剂浓度。25.如申请专利范围第24项之方法,其中该多个层包含一与其中一体区域相邻之介面层,该介面层具有比外延层材料之内部层还低的掺杂剂浓度。26.如申请专利范围第14项之方法,其中该外延层材料相对于在基体附近之掺杂剂浓度外形具有一被减少于在体区域附近的掺杂剂浓度。27.如申请专利范围第1项之方法,其中邻接沟槽之外延层的该等部分在横向于沟槽之方向上具有实际均匀的掺杂剂浓度。28.如申请专利范围第26项之方法,其中邻接沟槽之外延层的该等部分在横向于沟槽之方向上具有实际均匀的掺杂剂浓度。图式简单说明:图1显示习知功率MOSFET的剖面图。图2显示每单位面积之接通电阻,其作为习知功率MOSFET及根据本发明所建构之MOSFET之击穿电压的函数。图3显示被设计来以每单位面积具有比图1所描述之结构还低的接通电阻,操作于相同电压的MOSFET结构。图4至图6显示根据本发明所建构之功率MOSFET的各种实施例之有关系的部分。图7显示根据本发明所建构之完成的功率MOSFET。 |
