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1.一种嵌入式记忆体(embedded memory)之金属氧化物半导体(metal oxide semiconductor, MOS)电晶体的制作方法,该制作方法包含有下列步骤:提供一半导体晶片,且该半导体晶片之矽基底(silicon substrate)表面已定义有一记忆阵列区(memoryarray area)以及一周边电路区(periphery circuits region);于该半导体晶片表面依序形成一第一介电层以及一未掺杂多晶矽(undoped polysilicon)层;进行一蚀刻制程,以完全去除该记忆阵列区上方之该未掺杂多晶矽层以及第一介电层;于该半导体晶片表面依序形成一第二介电层、一已掺杂多晶矽(doped polysilicon)层、一金属矽化物(silicide)层、一保护层以及一第一光阻层;进行一第一黄光制程,以于该记忆阵列区上方之该第一光阻层中定义出复数个闸极(gate)的图案(pattern);利用该第一光阻层的图案当作硬罩幕(hard mask),以蚀刻该半导体晶片表面之该保护层、该金属矽化物层以及该掺杂多晶矽层,直至该第二介电层表面;进行一第一离子布植(ion implantation)制程,形成该记忆阵列区中之各该MOS电晶体之轻掺杂汲极(lightlydoped drain, LDD);去除该第一光阻层以及该周边电路区上方之该第二电层;于该半导体晶片表面形成一第二光阻层;进行一第二黄光制程,以于该周边电路区上方之该第二光阻层中定义出复数个闸极的图案;利用该第二光阻层的图案当作硬罩幕,蚀刻该周边电路区上方之该未掺杂多晶矽层直至该第一介电层表面,以于该周边电路区上形成各该MOS电晶体之闸极;进行一第二离子布植制程,形成该周边电路区中之各该MOS电晶体之轻掺杂汲极(LDD);去除该第二光阻层;于该半导体晶片表面形成一氮矽层,并覆盖于各该闸极表面;去除该周边电路区中之部份的该氮矽层,以于该周边电路区中之各该闸极周围形成一侧壁子(spacer);以及进行一第三离子布植制程,以形成该周边电路区上之各该MOS电晶体的源极(source)与汲极(drain),并同时对该周边电路区上之各该MOS电晶体之各该闸极中之该未掺杂多晶矽层进行掺杂。2.如申请专利范围第1项之方法,其中该第一介电层以及该第二介电层系分别由一厚度约25-45埃(angstroms, )以及70-90埃()的二氧化矽(silicon dioxide, SiO2)所构成,用来作为该周边电路区以及该记忆阵列区之各该MOS电晶体的闸极氧化层。3.如申请专利范围第1项之方法,其中该未掺杂多晶矽层以及该已掺杂多晶矽层的厚度分别介于2000-2500埃()以及600-1000埃()的范围之间。4.如申请专利范围第1项之方法,其中该保护层系由一氮矽化合物所构成,且该保护层与该金属矽化物层之间另包含有一第一氮氧化矽(silicon-oxy-nitride, SiOxNy)层,用来做为一抗反射层(anti-reflectionc oating, ARC)。5.如申请专利范围第1项之方法,其中在该半导体晶片表面形成该第二光阻层之前,另可先于该半导体晶片表面形成一第二氮氧化矽(SiOxNy)层当作抗反射层(ARC)。6.如申请专利范围第5项之方法,其中在去除该第二光阻层之后,亦须去除形成于该第二光阻层下方之该第二氮氧化矽层。7.如申请专利范围第1项之方法,其中在形成完该周边电路区上之各该MOS电晶体的源极与汲极之后,该方法另包含有下列步骤:于该半导体晶片表面形成一金属层,且该金属层覆盖于该周边电路区上之各该源极、汲极以及闸极表面之上;进行一第一快速热处理(rapid thermal process, RTP)制程;进行一湿蚀刻(wet etch),去除于该半导体晶片表面未反应之该金属层;以及进行一第二快速热处理(RTP)制程。8.如申请专利范围第7项之方法,其中该金属层系由钴(cobalt, Co)、钛(titanium, Ti)、镍(nickel, Ni)或钼(molybdenum, Mo)所构成。9.如申请专利范围第7项之方法,其中该第一快速热处理(RTP)制程的温度范围为400℃-600℃,加热时间为10-50秒,而第二快速热处理(RTP)制程的温度范围为600℃-800℃,加热时间为10-50秒。10.一种嵌入式记忆体之金属氧化物半导体(MOS)电晶体的制作方法,该制作方法包含有下列步骤:提供一半导体晶片,该半导体晶片之矽基底表面已定义有一记忆阵列区以及一周边电路区,且该记忆阵列区中包含有至少一单胞井(cell-well),而该周边电路区中包有至少一N型井(N-well)以及至少一P型井(P-well);于该半导体晶片表面依序形成一第一介电层以及一未参杂多晶矽层;进行一蚀刻制程,以完全去除该记忆阵列区上方之该未掺杂多晶矽层以及第一介电层;于该半导体晶片表面依序形成一第二介电层、一已掺杂多晶矽层、一金属矽化物层、一保护层以及一第一光阻层;进行一第一黄光制程,以于该记忆阵列区之单胞井上方的该第一光阻层中定义出复数个闸极的图案;利用该第一光阻层的图案当作硬罩幕,以蚀刻该半导体晶片表面之该保护层、该金属矽化物层以及该掺杂多晶矽层,直至该第二介电层表面;去除该第一光阻层;进行一第一离子布植制程,形成该记忆阵列区中之各该MOS电晶体的轻掺杂汲极(LDD);去除试周边电路区上方之该第二介电层;于该半导体晶片表面形成一第二光阻层;进行一第二黄光制程,以于该周边电路区之N型井以及P型井上方的该第二光阻层中,定义出复数个闸极的图案;利用该第二光阻层的图案当作硬罩幕,蚀刻该周边电路区上方之该未掺杂多晶矽层直至该第一介电层表面,以于该周边电路区上形成各该MOS电晶体之闸极;去除该第二光阻层;进行一第二离子布植制程,形成该周边电路区中之各该MOS电晶体之轻掺杂汲极(LDD);于该半导体晶片表面形成一氮矽层,并覆盖于各该闸极表面;蚀刻该周边电路区之P型井上方之各该闸极周围的该氮矽层,形成第一侧壁子,并进行一第三离子布植制程,以于该P型井中形成NMOS电晶体的源极与汲极;以及蚀刻该周边电路区之N型井上方之各该闸极周围的该氮矽层,形成第二侧壁子,并进行一第四离子布植制程,以于该N型井中形成PMOS电晶体的源极与汲极。11.如申请专利范围第10项之方法,其中该第一介电层以及该第二介电层系分别由一厚度约25-45埃()以及70-90埃()的二氧化矽(SiO2)所构成,用来作为该周边电路区以及该记忆阵列区之各该MOS电晶体的闸极氧化层。12.如申请专利范围第10项之方法,其中该未掺杂多晶矽层以及该已掺杂多晶矽层的厚度分别介于2000-2500埃()以及600-1000埃()的范围之间。13.如申请专利范围第10项之方法,其中该保护层系由一氮矽化合物所构成,且该保护层与该金属矽化物层之间另包含有一第一氮氧化矽(SiOxNy)层,用来做为一抗反射层(ARC)。14.如申请专利范围第10项之方法,其中在该半导体晶片表面形成该第二光阻层之前,另可先于该半导体晶片表面形成一第二氮氧化矽(SiOxNy)层当作抗反射层(ARC)。15.如申请专利范围第14项之方法,其中在去除该第二光阻层之后,亦须去除形成于该第二光阻层下方之该第二氮氧化矽层。16.如申请专利范围第10项之方法,其中该第三以及第四离子布植制程会分别对该P型井以及该N型升上方之各该闸极中之该未掺杂多晶矽层进行掺杂。17.如申请专利范围第10项之方法,其中在形成完该周边电路区上之各该MOS电晶体的源极与汲极之后,该方法另包含有下列步骤:于该半导体晶片表面形成一金属层,且该金属层覆盖于该周边电路区上之各该源极、汲极以及闸极表面之上;进行一第一快速热处理(RTP)制程;进行一湿蚀刻,去除于该半导体晶片表面未反应之该金属层;以及进行一第二快速热处理(RTP)制程。18.如申请专利范围第17项之方法,其中该金属层系由钴(Co)、钛(Ti)、镍(Ni)或钼(Mo)所构成。19.如申请专利范围第17项之方法,其中该第一快速热处理(RTP)制程的温度范围为400℃-600℃,加热时间为10-50秒,而第二快速热处理(RTP)制程的温度范围为600℃-800℃,加热时间为10-50秒。图式简单说明:第一图至第八图为习知制作一嵌入式记忆体之双区域闸极氧化层的方法示意图第九图至第十六图为本发明制作一嵌入式记忆体之金属氧化物半导体电晶体的方法示意图 |
