| 主权项 |
1.一种制造一积体电路的方法,该积体电路包含多数沟渠萧基阻障整流器于一或多数整流区内及多数沟渠DMOS电晶体于一或多数电晶体区内,该方法包含:提供一第一导电类型之基材;形成一第一导电类型之磊晶层于该基材上,其中该磊晶层具有较基材为低之掺杂位准;形成一或多数第二导电类型之主体区域于电晶体区域中之磊晶层内;形成多数沟渠于该电晶体区域及整流器区域中之磊晶层内;形成第一绝缘层,其沿着沟渠排列;形成一多晶矽导体于诸沟渠内并在该第一绝缘层上;形成多数第一导电类型之源极区域于该主体区域内并接近诸沟渠;形成一第二绝缘层于该电晶体区域中之多晶矽层中;及形成一电极层,于电晶体区域及整流器区域上。2.如申请专利范围第1项所述之方法,其中该形成主体区之步骤包含形成一有图案罩幕层于该磊晶层上,并将一掺杂物布値及扩散入该磊晶层的步骤。3.如申请专利范围第1项所述之方法,其中该形成沟渠的步骤包含形成一有图案罩幕层于该磊晶层上及蚀刻该等沟渠穿过该罩幕层之步骤。4.如申请专利范围第1项所述之方法,其中该形成源极区的步骤包含形成一有图案罩幕层及将一掺杂物布植及扩散入该主体区的步骤。5.如申请专利范围第1项所述之方法,其中该形成第二绝缘层于该电晶体区之多晶矽层上之步骤包含步骤有:将一BPSG层沉积于至少该电晶体区上,形成一有图案罩幕层于该BPSG层上,及蚀刻BPSG层中未被覆盖以有图案罩幕层之区域。6.如申请专利范围第1项所述之方法,更包含在基材之相对于主体区域之表面上,形成一电极层。7.一种积体电路,具有多数沟渠萧基阻障整流器于一或多数整流器区域中及多数沟渠DMOS电晶体于一或多数电晶体区域中,该积体电路包含:第一导电类型之基材;第一导电类型之磊晶层于该基材,其中该磊晶层具有较基材为低之掺杂位准;多数第二导电类型之主体区域于电晶体区域中之磊晶层内;多数沟渠于该电晶体区域及整流器区域中之磊晶层内;第一绝缘层,其沿着沟渠排列;一多晶矽导体于诸沟渠内并在该第一绝缘层上;多数第一导电类型之源极区域于该主体区域内,在接近沟渠的位置处;一第二绝缘层于该电晶体区域中之掺杂多晶矽层中;及一电极层,于电晶体区域及整流器区域上。8.如申请专利范围第7项所述之积体电路,其中该基材为掺杂n基材。9.如申请专利范围第7项所述之积体电路,其中该第一绝缘层系为一二氧化矽层。10.如申请专利范围第7项所述之积体电路,其中该第二绝缘层系为一硼磷矽玻璃层。11.如申请专利范围第7项所述之积体电路,更包含一电极层于该基材相对于主体区域之表面上。12.一种积体电路包含:多数沟渠萧基阻障整流器及多数沟渠DMOS电晶体,其中该沟渠萧基阻障整流器及沟渠DMOS电晶体系被整合于一共同基材上,及相关于沟渠萧基阻障整流器及沟渠DMOS电晶体之沟渠系被填充以多晶矽。13.如申请专利范围第12项所述之积体电路,其中该沟渠萧基阻障整流器及沟渠DMOS电晶体系由一共同氧化物层及一安置在该氧化物层上之共同多晶矽层所制造。14.如申请专利范围第12项所述之积体电路,其中该沟渠萧基阻障整流器及沟渠DMOS电晶体系使用一共同基材,一共同磊晶层安置于该基材上,一共同氧化物层安置于该磊晶层上,及一共同多晶矽层安置于该氧化物层上加以制造。15.如申请专利范围第14项所述之积体电路,其中该沟渠萧基阻障整流器之阳极及沟渠DMOS电晶体之源极共用一共同电极,及其中该沟渠萧基阻障整流器之阴极及沟渠DMOS电晶体之汲极共用一共同电极。图式简单说明:第1图为先前技艺之MOS沟渠萧基阻障整流器的剖面图。第2A图为一传统沟渠DMOS电晶体之平面图。第2B图为于传统电晶体中之个别格之放大平面图。第2C图为示于第2A及2B图之DMOS电晶体之沿着第2B图之线A-A'所取之剖面图。第3A图为先前技艺之沟渠DMOS电晶体之一部份的示意图,其作动为如同具有一内建主体二极体Db。第3B图为一电路图,其包含第3A图结构之等效电路。所示电流系当开关S1为导通(on)状态及开关S2为关闭(off)状态。第3C图为于时间T1,T2,T3,T4及T5时,驱动开关S1及S2(示于第3B图)之两控制信号。第3D图为当开关S1及S2为关闭状态时,第3B图之电路的电流图。第3E图为当开关S1为关闭状态及S2为导通状态时,第3B图之电路的电流图。第3F图为在加入一萧基阻障二极体后之第3B图之电路图。第4图为本发明之组合沟渠DMOS电晶体及沟渠萧基阻障整流器之一剖面图。第5A至5J图示出依据本发明之一实施例之制造一组合沟渠DMOS电晶体及沟渠萧基阻障整流器之方法的剖面图。 |
