METHOD FOR ELIMINATING LATCH-UP AND ANALOG SIGNAL ERROR DUE TO SUBSTRATE INJECTION IN INTEGRATED CIRCUITS WITH A VERTICAL POWER OUTPUT TRANSISTOR.

摘要

Procédé d'élimination de verrouillage et d'erreurs de signaux analogiques dans des circuits de puissance possédant une structure verticale de transistor de sortie dans laquelle un substrat de puce de type P sert de collecteur d'un transistor PNP vertical de saturation. Lorsque le substrat de type P (37) atteint VCC1, du courant est injécté dans des régions de couche épitaxiale de type N (31), (38) et peut ensuite être recueilli par des régions de type P (32), (33), (39) diffusées dans les régions épitaxiales. Les problèmes provoqués dans les circuits par ces courants parasites seront eliminés en prévoyant une boucle de réaction principalement négative pour des mécanismes de verrouillage potentiel déclenchés par les courants injectés, et en utilisant des organes d'équilibrage pour annuler les effets des courants injectés dans les chemins des signaux analogiques.