基于FPGA的聚类算法的加速系统及其设计方法

摘要

本发明公开了一种基于FPGA的聚类算法的加速系统及其设计方法，包括：通过profiling技术获得各算法的关键代码；细化各算法的关键代码并提取相同的功能逻辑（公共算子）；使用分块技术重新设计代码结构以提高数据局部性的利用率，减少片外的访存次数；设计扩展语义的指令集并实现指令集对应的各个功能逻辑部件，通过指令的取指、译码、执行的操作完成关键代码的功能；设计加速器的加速框架并生成IP核；移植操作系统到开发板，在操作系统下完成软硬件的协同工作。能够支持多种聚类算法，可以提高硬件加速器的灵活性和通用性；采用分块技术重构各个算法的代码的目的是减少片外访存的次数以降低片外访存的带宽对加速器加速效果的影响。

主权项

一种基于FPGA的聚类算法的加速系统，其特征在于，包括：CPU，与加速控制器进行通信；DDR，用于数据交互；加速控制器，用于控制指令的读取和执行；多个执行单元，包括指令集硬件逻辑单元，以及相应的内存存储单元，所述指令集硬件逻辑单元包括I/O指令硬件逻辑单元和计算指令硬件逻辑单元；指令缓冲区，用于存储从DDR传送的指令集合。