一种基于MSI协议的双核Cache一致性系统电路结构

摘要

本发明属于计算机体系结构设计技术领域，具体为一种基于MSI协议的双核Cache一致性系统电路结构。本发明采用MSI协议来实现双核Cache系统的数据一致性。针对嵌入式以及一些低功耗应用场合，本发明提出了一种低开销的电路结构。其主要由数据表、标记表、状态表、Cache控制器、总线侦听控制器、Cache侦听仲裁器以及总线接口构成。本发明可以以较小的开销来实现对双核Cache数据一致性的维护，非常适合于需要多核实现但对面积和功耗要求较高的场合。

主权项

一种基于MSI协议的双核Cache一致性系统电路结构，其特征在于：其包括两处理器、两Cache和一主存；所述两Cache分别和两处理器相连；所述两Cache通过总线和主存相连；其中：所述Cache由数据表、标记表、状态表、Cache控制器，Cache侦听仲裁、总线侦听控制器及总线接口组成；所述处理器发出的写数据信号输入给数据表的写端口用于实现对数据表中数据存储单元的写操作；处理器发出的访存地址信号分别输入给数据表、标记表和状态表，用于对Cache行中存储的数据、标记段和状态进行索引，并把索引出的结果输出给Cache控制器；Cache控制器将索引出的标记段与处理器发出的访存地址信号中的标记段进行比较，产生Cache命中信号，并输出给处理器； Cache控制器与Cache的总线侦听控制器通过请求信号与应答信号进行连接，同时与另外一个Cache中的总线侦听控制器连接实现侦听操作；Cache控制器和总线侦听控制器分别与数据表、标记表和状态表连接实现Cache内容匹配和进行Cache行状态的更新操作；Cache控制器和总线侦听控制器与总线接口通过读写地址与数据信号连接实现总线的访问，进而实现主存的访问；Cache侦听仲裁器分别和Cache控制器、总线侦听控制器相连；其中：所述Cache还包括一状态机；其用于实现Cache控制器产生的未命中处理；该状态机由七个状态构成，分别为空闲状态、发起请求状态、写回状态、广播状态、总线读状态、更新Cache状态和命中状态；系统复位后Cache控制器进入空闲状态；当处理器发出访存操作且未命中的情况下进入发起请求状态，在发起请求状态下向Cache侦听仲裁器发起Cache控制权限请求信号；Cache侦听仲裁器给出授权信号后，状态会由发起请求状态进入写回状态或者广播状态；如果需要访存的Cache行的状态为修改状态且标记不匹配，则进入写回状态；对于其他情况则进入广播状态；在写回状态中发起总线写操作将要被替换掉的Cache行写回到主存中；写回状态收到总线的写应答信号后进入广播状态；在广播状态中将该Cache核的读写操作类型和读写地址广播给另外一个Cache的总线侦听控制器；广播状态收到另外一个Cache的总线侦听控制器的应答后进入总线读或者Cache更新状态；如果处理器发出的是读操作则进入总线读状态来获得需要读的数据；如果处理器发出的是写操作则进行更新Cache状态；在更新Cache状态中完成对Cache行内容的更新；完成更新操作后进入命中状态来产生处理器的命中信号；然后直接进入空闲状态来等待下一次Cache不命中事件。