半导体测试结构、其形成方法及导电插塞性能的测试方法

摘要

一种半导体测试结构、其形成方法及导电插塞性能的测试方法。在基底的器件区与测试区同时形成第M+1层金属图案时，对于测试区，暴露出待金属互连的导电插塞的部分区域，对于器件区，第M+1层金属图案完全覆盖其下的导电插塞，使得若器件区存在过清洗问题，则腐蚀液对测试区的导电插塞腐蚀程度大于对器件区的导电插塞的腐蚀程度；因而，若测试过程中，测试区的导电插塞电连接性能合格，则器件区的导电插塞的电连接性能肯定合格。此外，为利用现有测试结构中导电插塞性能是否合格的判断标准，将测试区的第M+1层金属图案与其下的导电插塞的接触面积选为单个导电插塞的面积，即两者之间的接触电阻与现有测试结构中接触电阻大小相等。

主权项

一种半导体测试结构的形成方法，其特征在于，包括：提供基底，所述基底包括器件区与测试区，所述器件区与测试区形成有若干个第M层金属图案，M≥1，以及位于所述第M层金属图案上的导电插塞，所述导电插塞的尺寸均等；其中至少部分个第M层金属图案上具有两个或两个以上的导电插塞；光刻、干法刻蚀在所述器件区与测试区同时形成若干个第M+1层金属图案，测试区的所述第M+1层金属图案中的至少部分个横跨位于同一第M层金属图案上的两个导电插塞，且与所述两个导电插塞的接触总面积等于单个导电插塞的面积；所述测试区的若干个第M+1层金属图案与所述若干个第M层金属图案通过所述导电插塞首尾串联形成串联结构；形成对应连接所述串联结构首尾的第一测试焊盘与第二测试焊盘。