半导体存储器件

摘要

本发明的目的是提供一种半导体存储器件，其中通过减少一次要激活的读出放大器的数目来获得低的激活电流。一种SDRAM具有分割字线结构，并包括多个存储体，这些存储体中的每个包括阵列AR1至AR64以及4K条主字线MWL。响应行地址选通信号来获取行地址信号，并响应列地址选通信号来获取段地址信号。主行解码器MRD响应行地址信号来一次激活主字线MWL1、MWL5、MWL9和MWL13，且段行解码器SRD响应段地址信号而只选择阵列AR1，并只激活对应于所选阵列AR的1K个读出放大器SA。当激活主字线MWL1、MWL5、MWL9和MWL13时，在阵列AR2至AR64中的段字线不被激活，从而不破坏数据。

主权项

1. 一种半导体存储器件，包括：多个阵列，所述阵列中的每个具有：以行和列设置的多个存储单元、以行来设置的多条段字线以及以列来设置的多个位线对；I/O线对，与所述阵列相关联地提供；多条主字线，以穿过所述阵列的行来设置；主行解码器，用于响应行地址信号来激活主字线；多个读出放大器组，对应于所述多个阵列而定位，并连接到所述对应阵列的所述位线对；段行解码器，用于响应与列地址信号一起接收的段地址信号来激活相应的段字线，由此选择所述阵列中的一个阵列；读出放大器控制装置，用于激活与所选阵列对应的读出放大器组；以及列解码器，用于响应所述列地址信号而将所述位线对连接到所述I/O线对。