一种基于逻辑延时锁定的抗干扰电路

摘要

本实用新型涉及数据采集领域，尤其是一种基于逻辑延时锁定的抗干扰电路。本实用新型针对现有技术存在的问题，提供一种基于逻辑延时锁定的抗干扰电路，利用一个D触发器将触发信号转换为前沿时刻与其相同的阶跃信号，再利用若干个D触发器、一个反相器和一个与非门将这个阶跃信号转换为前沿时刻与触发信号相同。若干扰相对触发信号的延迟时间小于该脉冲宽度，则可利用这个信号与干扰信号逻辑与，从而将脉冲宽度的干扰信号进行抑制。本实用新型中阶跃信号产生器输出端与延迟电路输入端连接；延迟电路输出端与反相脉冲产生电路一输入端连接，反相脉冲产生电路另一输入端与阶跃信号产生器输出端连接，反相脉冲产生电路输出端与与门电路一输入端连接。

主权项

一种基于逻辑延时锁定的抗干扰电路，其特征在于包括阶跃信号产生器、延迟电路、与门；阶跃信号产生器输出端与延迟电路输入端连接；延迟电路输出端与反相脉冲产生电路一输入端连接，反相脉冲产生电路另一输入端与阶跃信号产生器输出端连接，反相脉冲产生电路输出端与与门电路一输入端连接。