一种LDPC-CC译码算法及译码器

摘要

本发明属于通信技术领域，具体为LDPC-CC译码算法及译码器。所述译码器电路由主控制器、处理器、外信息存储器构成，其中多个处理器间串行连接形成一个流水线结构，后验信息在相邻处理器间直接传递，而外信息则通过外信息存储器传递。该译码器采用了层次化译码算法,提高了算法收敛速度，只需传统的BP算法一半的处理器便能取得更好的译码性能。并且本发明能够有效地减少所需储存单元，从而节省硬件资源的消耗并降低译码器的功耗。

主权项

一种基于LDPC‑CC译码算法的译码器，其特征在于由主控制器、处理器、外信息存储器构成，其中多个相同的处理器串行，形成一个流水线结构；(一) 所述主控制器，用于实现整个译码器的控制功能，包括负责处理译码器的输入与输出、各处理器的协调以及外信息传输；（二）所述串行的处理器，用于完成译码过程中的各种运算；其中每个处理器都包括：（1）中央控制器，负责整个处理器的内部协调，即负责产生各类控制信号， 以协调后验信息存储器、减法阵列、归一化阵列和加法阵列的数据传递与更新；（2）后验信息存储器，负责后验信息的存储， 包括本征信息或前一个处理器传递过来的后验信息的写入，本处理器内部进行如式（7）所示前验信息更新前对相关后验信息的读取及进行如式（9）所示后验信息更新完成后相关后验信息的写入；（3）减法阵列，负责前验信息的更新， 即从相关后验信息存储器和外信息存储器读取相应的后验信息及外信息后进行如式（7）所示前验信息更新；（4）归一化阵列，负责外信息的更新，即先从减法阵列读取更新后的前验信息 ，然后进行如式（8）所示的外信息更新；（5）加法阵列，负责后验信息的更新，即分别从减法阵列与归一化阵列中读取更新后的前验信息 与外信息，然后进行如式（9）所示的后验信息更新；（三）所述外信息存储器，用于存储译码过程中校验节点处理器更新生成的外信息，并在相邻两处理器间传递外信息，具体是将前一个处理器进行如式（8）所示更新完的外信息传递给下一个处理器以进行如式（7）所示的前验信息更新；所述LDPC‑CC译码算法，将每个校验节点都视为一层，从而使LDPC‑CC码也能适用层次化译码算法，具体步骤如下：（1）初始化：（6）（2）校验节点更新：（7）（8）（3）在更新完某一层时立即更新相应后验信息：（9）（4）重复步骤（2）与步骤（3），直到信息节点通过所有处理器；（5）硬判决：（10） 其中，是经过信道后信息节点V的本征信息，是信息节点V的后验信息，是校验节点C到信息节点V的外信息，是信息节点V到校验节点C的前验信息，是归一化因子，是所有与校验节点C有连接关系的信息节点的集合，是除去符号，是信息节点V的硬判结果。