针对示波器ADC高速采样数据存储控制的方法

摘要

本发明提出一种针对示波器ADC高速采样数据存储控制的方法。本发明的针对示波器ADC高速采样数据存储控制的方法，包括如下步骤：第一步.采集存储开始，判断预触发是否完成，完成，进行下一步；未完成，返回继续；第二步.触发模式选择，包括自动、单次、正常三种模式。本发明先通过FPGA的LVDS接收机降频接收ADC的采样数据，再按照采样时间的先后顺序重排数据，然后根据时基档位的需要的速率将重排后的数据储存到RAM存储空间中。本方法将触发信号与采样数据一同存储到RAM，利用FPGA自带的RAM模块配置生成2K存储深度，144位宽度的存储器。RAM存储是数据存储的核心内容。

主权项

一种针对示波器ADC高速采样数据存储控制的方法，其特征在于，包括如下步骤：第一步.采集存储开始，判断预触发是否完成，完成，进行下一步；未完成，返回继续；第二步.触发模式选择，包括自动、单次、正常三种模式：其中，自动触发模式下包括如下步骤：（1）判断是否自动触发模式下，是，进行下一步；否，返回继续判断自动触发模式；（2）判断RAM是否存满，是，读数据并显示，返回开始下一次采集存储；否，返回判断RAM是否存满；其中，单次触发模式下包括如下步骤：（1）判断是否单次触发模式下，是，进行下一步；否，返回继续判断单次触发模式；（2）判断RAM是否存满，是，读数据并显示；否，返回判断RAM是否存满；（3）判断是否按下RUN、STOP，是，返回开始下一次采集存储；否，继续判断；其中，正常触发模式下包括如下步骤：（1）判断是否正常触发模式下，是，进行下一步；否，返回继续判断正常触发模式；（2）判断RAM是否存满，是，读数据并显示，返回开始下一次采集存储；否，返回判断RAM是否存满。