一种16位的RISC CPU系统结构

摘要

本发明公开了一种16位的RISC??CPU结构，它具有数据总线输入输出缓冲、地址多路器、指令锁存及译码电路、寄存器地址译码电路、片内寄存器组、ALU、数据cache、常数发生器、内部数据总线接口。本发明的RISC??CPU结构，通过指令锁存及译码电路产生源地址代码和目的地址代码以及寻址方式控制信号，并结合寄存器地址译码电路、片内寄存器组、ALU、数据cache、常数发生器、内部数据总线接口等模块，能实现灵活多变的寻址方式，如实现9种源操作数寻址方式和4种目的操作数寻址方式，从而提高16位的RISC??CPU结构的编程设计的灵活性，提升指令的执行效率并节约程序代码空间。

主权项

一种16位的RISC CPU系统结构，其特征在于，包括：数据总线输入输出缓冲，用于传输CPU和外设之间的数据或指令；地址多路器，用于输出地址数据到与CPU连接的外部存储器；指令锁存及译码电路，连接于所述数据总线输入输出缓冲，用于依据所述指令输出读写控制信号，源地址代码和目的地址代码，以及寻址方式控制信号；寄存器地址译码电路，连接于所述指令锁存及译码电路，用于依据所述寻址方式控制信号及读写控制信号，对所述源地址代码及目的地址代码进行译码后输出片内寄存器组地址选通信号；片内寄存器组，连接于所述寄存器地址译码电路、内部数据总线接口和地址多路器，用于依据所述片内寄存器组地址选通信号，输入或输出数据；ALU，用于依据所述指令对输入的数据进行算术或逻辑运算后输出数据；数据Cache，用于数据暂存；常数发生器，用于产生常数；内部数据总线接口，用于对所述ALU、片内寄存器组、常数发生器及数据Cache之间的数据的传输。