高速异步时分交换电路

摘要

高速异步时分交换电路主要适应于SDH系统中集成电路芯片内部交换网络结构设计范围，属于SDH宽带通信技术领域。本发明通过对存储器读写访问的特殊结构处理将时分交换电路中的异步数据fifo缓冲器和交换数据存储器两块功能独立的存储器合并为一块且能够完成两块存储器的功能，从而简化电路设计复杂度，减小芯片使用面积，降低系统电路功耗和提高系统工作的可靠性。该发明可用于解决多路高速SDH时分交换电路结构设计。

主权项

高速异步时分交换电路，其特征在于：包括组合存储器fifo_dmem、fifo写地址产生fifo_addr、控制存储器读地址产生cmem_addr、交换控制电路ctrl_cmem和时隙交换数据输出ts_out，组合存储器fifo_dmem选用一个输入端口和两个独立输出端口的通用存储器；输入端口的输入数据帧头指示信号frhd_pulse和输入数据同步时钟信号clk_wrfifo连接到fifo写地址产生fifo_addr的输入端；输入端口的输入数据同步时钟信号clk_wrfifo、输入数据data_in和fifo写地址产生fifo_addr的输出信号wr1_addr分别连接到组合存储器fifo_dmem的输入端口的时钟信号、数据线和地址线；输入端口的输出数据同步时钟信号clk_core和fifo读帧头指示信号frrd_ind连接到控制存储器读地址产生cmem_addr的输入端；输入端口的控制存储器片选信号cmem_cs，控制存储器写操作信号cpu_wr，控制存储写地址信号cpu_addr，控制存储器写数据信号d_from_cpu，输出数据同步时钟信号clk_core，fifo读帧头指示信号frrd_ind和控制存储器读地址产生cmem_addr的输出信号ts_cnt_cm分别连接到交换控制电路ctrl_cmem的输入端；输入端口的输出数据同步时钟信号clk_core和交换控制电路ctrl_cmem的输出信号rd1_addr分别连接到组合存储器fifo_dmem的一个输出端口的时钟信号和地址线；输入端口的输出数据同步时钟信号clk_core和交换控制电路ctrl_cmem的输出信号rd2_addr分别连接到组合存储器fifo_dmem的另一个输出端口的时钟信号和地址线；组合存储器fifo_dmem的两个输出数据rd1_data和rd2_data和交换控制电路ctrl_cmem的输出信号odd_sel和even_sel分别连接到时隙交换数据输出ts_out的输入端；时隙交换数据输出ts_out的odd_sel和even_sel信号分别控制对输入数据rd1_data和rd2_data选择输出操作，时隙交换数据输出ts_out的输出数据data_out连接到输出端口；输入端口信号rstb是电路的共用输入信号。