| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 在具有薄膜SOI层的FET中，防止源/漏区中的寄生电阻增加。为了实现不使用光刻工艺在源/漏区上形成隆起层且没有短路的担心。围绕岛-状半导体层(SOI)(3)形成比半导体层(3)高的元件-隔离绝缘膜(7)，同时在半导体层(3)上形成比元件-隔离绝缘膜(7)高的栅电极(5a、8a)。在整个表面上淀积多晶硅膜(11)。通过化学-机械抛光和深腐蚀在源/漏区(3a、3b)上形成比元件-隔离绝缘膜(7)更短的隆起层(11a、11b)。在栅电极上和在隆起层上形成硅化物层(13a至13c)。形成层间绝缘膜(14)和形成金属电极(16)。 | ||
| 申请公布号 | CN100356579C | 申请公布日期 | 2007.12.19 |
| 申请号 | CN03802028.9 | 申请日期 | 2003.02.13 |
| 申请人 | 日本电气株式会社 | 发明人 | 李钟旭;武村久 |
| 分类号 | H01L29/78(2006.01);H01L29/786(2006.01);H01L21/336(2006.01);H01L21/28(2006.01);H01L21/288(2006.01);H01L21/44(2006.01);H01L21/445(2006.01);H01L29/40(2006.01);H01L29/49(2006.01) | 主分类号 | H01L29/78(2006.01) |
| 代理机构 | 中原信达知识产权代理有限责任公司 | 代理人 | 穆德骏;陆弋 |
| 主权项 | 1、一种半导体器件，包括：半导体层，该半导体层在绝缘膜上或在绝缘衬底上形成，同时被元件-隔离绝缘膜围绕，以及包括沟道区和源/漏区；通过栅绝缘膜在沟道区上形成的栅电极，该栅电极同时被侧壁绝缘膜围绕；以及隆起层，该隆起层由导电材料制成且形成在源/漏区上，同时被元件-隔离绝缘膜和栅电极围绕；其中，如此形成隆起层，以便掩埋在由其上形成侧壁绝缘膜的栅电极和由其上形成侧壁绝缘膜的元件-隔离绝缘膜限定的凹陷部分中，同时具有不同于栅电极的高度。 | ||
| 地址 | 日本东京 | ||