| 主权项 |
1.一种半导体记忆体装置,包含: 设置有储存资料之多个记忆体晶胞的一记忆体晶 胞阵列; 一刷新控制单元,能够根据从外部输入之一外部刷 新要求、或内部产生之一内部刷新要求,来切换是 否执行用于保持储存于该等记忆体晶胞内之资料 的一刷新操作,并根据该刷新要求来指出该刷新操 作之执行;以及 一阵列控制单元,用以根据来自该刷新控制单元之 该指示,于该记忆体晶胞阵列中执行该刷新操作; 而 其中该刷新控制单元具有一刷新要求选择器,用以 根据该半导体记忆体装置之一操作状态来选定该 外部刷新要求或该内部刷新要求,并且 其中该刷新要求选择器会于从该外部刷新要求之 一输入到允许一自我刷新操作之一自我刷新允许 要求的一输入为止之一周期期间选定该外部刷新 要求,并于该周期以外选定该内部刷新要求。 2.如申请专利范围第1项之半导体记忆体装置, 其中该刷新控制单元会根据一先前之刷新要求来 指出该刷新操作之执行,而当该外部刷新要求与该 内部刷新要求互相竞争时,一后续的刷新要求会被 忽略。 3.如申请专利范围第1项之半导体记忆体装置,更包 含: 一内部刷新要求单元,其具有一计时器功能,并且 每当一预定周期结束时会产生并输出该内部刷新 要求。 4.如申请专利范围第1项之半导体记忆体装置,更包 含: 一潜伏期延迟控制单元,用以依照该刷新操作是否 根据该外部刷新要求或该内部刷新要求来执行,来 控制与针对该记忆体晶胞阵列来自外部的一存取 要求有关之一潜伏期延迟时间。 5.如申请专利范围第4项之半导体记忆体装置, 其中该潜伏期延迟控制单元具有用以测量处理来 自外部之该存取要求所需的时间之一第一计数器 、与用以测量处理该刷新操作所需的时间之一第 二计数器,以及根据执行该刷新操作之该刷新要求 ,来切换除了该第一计数器外,是否使用该第二计 数器。 6.如申请专利范围第1项之半导体记忆体装置, 其中有一省电模式能够设为一操作状态,于该省电 模式下,该刷新操作仅针对该记忆体晶胞阵列预先 设定之一个部份区域中的记忆体晶胞来执行。 7.如申请专利范围第6项之半导体记忆体装置, 其中当该操作状态从该省电模式转变到一正常操 作模式时,该刷新控制单元根据该内部刷新要求来 指出该刷新操作之执行,而不管转变到该省电模式 前之操作状态。 8.如申请专利范围第6项之半导体记忆体装置, 其中当该操作状态从该省电模式转变到一正常操 作模式时,该刷新控制单元会根据与转变至该省电 模式前在该操作状态中选定之该刷新要求相同的 刷新要求,来指出该刷新操作之执行。 9.如申请专利范围第1项之半导体记忆体装置, 其中该外部刷新要求是藉由组合一新提供信号与 一现存命令信号来发出。 10.如申请专利范围第1项之半导体记忆体装置, 其中有一非同步操作模式与一同步操作模式能够 被设定并切换为该操作状态,其中于该非同步操作 模式下,来自外部针对该记忆体晶胞阵列之存取操 作系与一输入时钟信号非同步执行,而于该同步操 作模式下,该存取操作系与该时钟信号同步执行, 而且 其中该刷新控制单元能够仅于该同步操作模式下, 切换是否根据该外部刷新要求或该内部刷新要求 来执行该刷新操作。 11.如申请专利范围第10项之半导体记忆体装置, 其中该操作状态可任意从该同步操作模式切换到 该非同步操作模式,而该刷新操作于该非同步操作 模式下系根据该内部刷新要求来执行。 12.如申请专利范围第10项之半导体记忆体装置, 其中该刷新控制单元能够进一步于该非同步操作 模式下,切换是否根据该外部刷新要求或该内部刷 新要求来执行该刷新操作。 13.一种资讯处理系统,包含: 如申请专利范围第6项所述之一个半导体记忆体装 置; 一控制装置,用于控制与管理该半导体记忆体装置 之一操作状态,并能够输出一外部刷新要求给该半 导体记忆体装置。 14.如申请专利范围第13项之资讯处理系统, 其中该半导体记忆体装置之该操作状态系根据该 资讯处理系统之操作状态来控制。 图式简单说明: 第1图是一根据本发明之一实施例,显示一半导体 记忆体装置之一配置范例的方块图; 第2图是一根据本实施例来说明该半导体记忆体装 置的一状态控制之图形; 第3A图与第3B图是显示一刷新控制单元之配置范例 的图形; 第4图是一显示一潜伏计数器之配置范例的图形; 第5图是一显示一阵列控制电路之配置范例的图形 ; 第6A图是一显示于一记忆体晶胞阵列与周边电路 之一记忆体晶胞的配置范例之图形; 第6B图是一显示有关该记忆体晶胞之一资料读取 顺序的图形; 第7A图与第7B图是显示根据本实施例之半导体记忆 体装置的操作范例之时序图; 第8图是一显示根据本实施例之半导体记忆体装置 的命令范例之图形; 第9A图与第9B图是根据本实施例来说明应用该半导 体记忆体装置之一资讯处理系统的图形; 第10图是一根据本实施例来说明该半导体记忆体 装置的状态控制之另一范例的图形; 第11图是一显示一传统伪SRAM之一配置的方块图;以 及 第12A图与第12B图是显示该传统伪SRAM之操作的时序 图。 |
