| 主权项 |
1.一种非挥发性记忆体,包括: 一第一记忆单元,包括: 一第一掺杂区与一第二掺杂区,设置于一基底中; 一第一记忆胞、一第一选择闸极结构与一第二记 忆胞,连接设置于该第一掺杂区与该第二掺杂区之 间的该基底上,该第一记忆胞与该第一掺杂区相邻 ,该第二记忆胞与该第二掺杂区相邻,该第一选择 闸极结构系夹设于该第一记忆胞与该第二记忆胞 之间;以及 一第一位元线与一第二位元线,平行设置于该基底 上,其中该第一掺杂区电性连接至该第一位元线, 该第二掺杂区电性连接至该第二位元线。 2.如申请专利范围第1项所述之非挥发性记忆体,其 中该第一记忆胞,包括: 一第一闸极;以及 一第一复合层,设置于该第一闸极下方,该复合层 包括一第一底介电层、一第一电荷储存层与一第 一顶介电层; 该第二记忆胞,包括: 一第二闸极;以及 一第二复合层,设置于该第二闸极下方,该第二复 合层包括一第二底介电层、一第二电荷储存层与 一第二顶介电层。 3.如申请专利范围第2项所述之非挥发性记忆体,其 中该第一电荷储存层与该第二电荷储存层之材质 包括氮化矽。 4.如申请专利范围第2项所述之非挥发性记忆体,其 中该第一底介电层及该第二底介电层之材质包括 氧化矽。 5.如申请专利范围第2项所述之非挥发性记忆体,其 中该第一电荷储存层与该第二电荷储存层之材质 包括掺杂多晶矽。 6.如申请专利范围第2项所述之非挥发性记忆体,其 中该第一顶介电层与该第二顶介电层包括氧化矽 或氧化矽/氮化矽/氧化矽复合层。 7.如申请专利范围第1项所述之非挥发性记忆体,更 包括一第一绝缘间隙壁,设置于该第一记忆胞之侧 壁;以及 一第二绝缘间隙壁,设置于该第二记忆胞之侧壁。 8.如申请专利范围第7项所述之非挥发性记忆体,其 中该第一绝缘间隙壁与该第二绝缘间隙壁之材质 包括氧化矽或氮化矽。 9.如申请专利范围第1项所述之非挥发性记忆体,其 中该选择闸极结构更包括: 一选择闸极;以及 一选择闸极介电层,设置于该选择闸极下方。 10.如申请专利范围第1项所述之非挥发性记忆体, 其中该第一掺杂区藉由一第一导电插塞电性连接 至该第一位元线,该第二掺杂区藉由一第二导电插 塞电性连接至该第二位元线。 11.如申请专利范围第1项所述之非挥发性记忆体, 更包括: 一第二记忆单元包括: 一第三掺杂区与一第四掺杂区,设置于该基底中; 一第三记忆胞、一第二选择闸极结构与一第四记 忆胞,连接设置于该第三掺杂区与该第四掺杂区之 间的该基底上,该第三记忆胞与该第三掺杂区相邻 ,该第四记忆胞与该第四掺杂区相邻,该第二选择 闸极结构系夹设于该第三记忆胞与该第四记忆胞 之间;及 一第三位元线,设置于该基底上,其中该第三掺杂 区电性连接至该第二位元线,该第四掺杂区电性连 接至该第三位元线。 12.一种非挥发性记忆体,包括: 一基底; 一记忆单元阵列,包含N个记忆单元行,每一该记忆 胞单元行包含M个记忆单元(N、M皆为正整数),各该 些记忆单元包括: 二掺杂区,设置于该基底中;以及 一第一记忆胞、一选择闸极结构与一第二记忆胞, 连接设置于该二掺杂区之间的该基底上,该选择闸 极结构系夹设于该第一记忆胞与该第二记忆胞之 间;其中,在同一行的该些记忆单元中,两相邻的该 些记忆单元共用一掺杂区,且该些记忆单元系以相 反方向串联在一起; (N+1)条位元线,以行的方向在基底上平行排列,该(N+ 1)条位元线系对应至该N个记忆单元行,其中,两相 邻位元线之中系配置该N个记忆单元行之一,且该 记忆单元行所包含之掺杂区系以交错之方式,分别 连接至与其对应之两位元线; M条字元线,分别设置于该基底上,该些字元线在列 的方向上平行排列,分别连接同一列之该些选择闸 极结构; M条第一控制闸极线,以列方向于该基底上平行排 列,分别连接至同一列之该些第一记忆胞;以及 M条第二控制闸极线,以列方向于该基底上平行排 列,分别连接至同一列之该些第二记忆胞。 13.如申请专利范围第12项所述之非挥发性记忆体, 其中各该些第一记忆胞,包括: 一第一闸极; 一第一复合层,设置于该第一闸极下方,该复合层 包括一第一底介电层、一第一电荷储存层与一第 一顶介电层;以及 各该些第二记忆胞,包括: 一第二闸极;以及 一第二复合层,设置于该第二闸极下方,该第二复 合层包括一第二底介电层、一第二电荷储存层与 一第二顶介电层。 14.如申请专利范围第13项所述之非挥发性记忆体, 其中该第一电荷储存层与该第二电荷储存层之材 质包括氮化矽。 15.如申请专利范围第13项所述之非挥发性记忆体, 其中该第一底介电层及该第二底介电层之材质包 括氧化矽。 16.如申请专利范围第13项所述之非挥发性记忆体, 其中该第一电荷储存层与该第二电荷储存层之材 质包括掺杂多晶矽。 17.如申请专利范围第13项所述之非挥发性记忆体, 其中该第一顶介电层与该第二顶介电层包括氧化 矽或氧化矽/氮化矽/氧化矽复合层。 18.如申请专利范围第12项所述之非挥发性记忆体, 更包括一对第一绝缘间隙壁,设置于该第一记忆胞 之侧壁;以及 一对第二绝缘间隙壁,设置于该第二记忆胞之侧壁 。 19.如申请专利范围第18项所述之非挥发性记忆体, 其中该对第一绝缘间隙壁与该对第二绝缘间隙壁 之材质包括氧化矽或氮化矽。 20.如申请专利范围第12项所述之非挥发性记忆体, 其中各该些选择闸极结构更包括: 一选择闸极;以及 一选择闸极介电层,设置于该选择闸极下方。 21.如申请专利范围第12项所述之非挥发性记忆体, 更包含一第一控制线及一第二控制线,系以行方向 平行排列于该基底上,分别用以连接该M条第一控 制闸极线及该M条第二控制闸极线。 22.如申请专利范围第21项所述之非挥发性记忆体, 更包含 四条闸极线,以二条为一组,分别配置于该记忆单 元阵到之二侧,于列方向平行排列并与该(N+1)条位 元线交错;以及 2(N+1)个电晶体,分别设置于该(N+1)条位元线之两端; 其中,二条闸极线会分别连接至一位元线两端之电 晶体,而任四条相邻位元线两端之电晶体不会连接 至完全相同之二条闸极线。 23.一种非挥发性记忆体,包括: 一基底; 一第一阵列及一第二阵列,各包含 4N个记忆单元行,每一该记忆胞单元行包含M个记忆 单元(N、M皆为正整数);及 (4N+1)条位元线,以行的方向在基底上平行排列;其 中,每一记忆单元包含 二掺杂区,设置于该基底中;及 一第一记忆胞、一选择闸极结构与一第二记忆胞, 连接设置于该二掺杂区之间的该基底上,该选择闸 极结构系夹设于该第一记忆胞与该第二记忆胞之 间;且在同一行的该些记忆单元中,两相邻的该些 记忆单元共用一掺杂区,且该些记忆单元系以相反 方向串联在一起;两相邻位元线之中系配置该4N个 记忆单元行之一,且该记忆单元行所包含之掺杂区 系以交错之方式,分别连接至与其对应之两位元线 ; M条字元线,分别设置于该基底上,该些字元线在列 的方向上平行排列,分别连接同一列之该些选择闸 极结构; M条第一控制闸极线,以列方向于该基底上平行排 列,分别连接至同一列之该些第一记忆胞;以及 M条第二控制闸极线,以列方向于该基底上平行排 列,分别连接至同一列之该些第二记忆胞。 24.如申请专利范围第23项所述之非挥发性记忆体, 其中各该些第一记忆胞,包括: 一第一闸极; 一第一复合层,设置于该第一闸极下方,该复合层 包括一第一底介电层、一第一电荷储存层与一第 一顶介电层;以及 各该些第二记忆胞,包括: 一第二闸极;以及 一第二复合层,设置于该第二闸极下方,该第二复 合层包括一第二底介电层、一第二电荷储存层与 一第二顶介电层。 25.如申请专利范围第24项所述之非挥发性记忆体, 其中该第一电荷储存层与该第二电荷储存层之材 质包括氮化矽或掺杂多晶矽。 26.一种非挥发性记忆体之操作方法,适用于一记忆 单元阵列,该记忆单元阵列包括:多数个记忆单元, 各该些记忆单元包括:一第一掺杂区、一第二掺杂 区,与设置于该第一掺杂区与该第二掺杂区间之基 底上的一第一记忆胞、一选择闸极结构与一第二 记忆胞,该第一记忆胞与该第一掺杂区相邻,该第 二记忆胞与该第二掺杂区相邻,而该选择闸极结构 系夹设于该第一记忆胞与该第二记忆胞之间,该第 一掺杂区系连接至一第一位元线,而该第二掺杂区 系连接至一第二位元线,一字元线连接至该选择闸 极结构,一第一控制闸极线连接至该第一记忆胞, 而一第二控制闸极线连接至该第二记忆胞;该方法 包括: 程式化一选定记忆单元的该第一记忆胞时,于连接 该选定记忆单元的该第一位元线施加一第一电压; 于该第一及第二控制闸极线分别施加一第二电压; 于连接该选定记忆单元之该字元线施加一第三电 压;于连接该选定记忆单元的该第二选定位元线施 加一第四电压;以利用源极侧电子注入效应程式化 该选定记忆单元的该第一记忆胞,其中该第二电压 与该第一电压之电压差大于该第一记忆胞之临界 电压,该第三电压等于该选择闸极结构之临界电压 。 27.如申请专利范围第26项所述之非挥发性记忆体 之操作方法,其中该第一电压为4.5伏特左右,该第 二电压为7伏特左右,该第三电压为1.5伏特左右,该 第四电压为0伏特左右。 28.如申请专利范围第26项所述之非挥发性记忆体 之操作方法,更包括抹除该些记忆单元时,于该第 一及第二控制闸极线分别施加一第五电压,于该基 底施加一第六电压,使该第一位元线及该第二位元 线浮置,以利用FN穿隧效应抹除该些记忆单元,其中 该第六电压与该第五电压之电压差足以引发FN穿 隧效应。 29.如申请专利范围第28项所述之非挥发性记忆体 之操作方法,其中该第五电压为0伏特左右,该第六 电压为12伏特左右。 30.如申请专利范围第28项所述之非挥发性记忆体 之操作方法,其中该第五电压为-6伏特左右,该第六 电压为6伏特左右。 31.如申请专利范围第26项所述之非挥发性记忆体 之操作方法,更包括读取该选定记忆单元时,于连 接该选定记忆单元的该第一控制闸极线施加一第 七电压,连接该选定记忆单元的该第二控制闸极线 加一第八电压,于该选定字元线施加一第九电压, 于该第一位元线施加一第十电压,于该第二位元线 施加一第十一电压,以读取该第一记忆胞,其中该 第九电压及该第八电压系各自大于或等于该些字 元线或该些控制闸极线的临界电压,该第十电压大 于该第十一电压,且该第七电压为0伏特。 32.如申请专利范围第31项所述之非挥发性记忆体 之操作方法,其中该第八电压为3.3伏特左右,该第 九电压为3.3伏特左右,该第十电压为1.5伏特左右, 该第十一电压为0伏特左右。 33.一种非挥发性记忆体之制造方法,包括: 提供一基底; 于该基底上形成二堆叠闸极结构,该二堆叠闸极结 构之间具有一间隙,且该二堆叠闸极结构至少分别 包括一电荷储存层; 于该二堆叠闸极结构之间的该间隙中形成一选择 闸极结构,该选择闸极结构无间隙的串接该二堆叠 闸极结构; 于该二堆叠闸极结构的外侧的该基底中分别形成 一第一掺杂区与一第二掺杂区;以及 于该基底上形成二位元线,分别连接该第一掺杂区 与该第二掺杂区。 34.如申请专利范围第33项所述之非挥发性记忆体 之制造方法,其中于该基底上形成二堆叠闸极结构 之方法包括: 于该基底上形成一穿隧介电层; 于该穿隧介电层上形成该电荷储存层; 于该电荷储存层上形成一闸间介电层; 于该闸间介电层上形成一第一导体层; 于该第一导体层上形成一顶盖层;以及 图案化该顶盖层、该第一导体层、该闸间介电层 、该电荷储存层及该穿隧介电层。 35.如申请专利范围第34项所述之非挥发性记忆体 之制造方法,其中该电荷储存层之材质包括氮化矽 。 36.如申请专利范围第34项所述之非挥发性记忆体 之制造方法,其中该穿隧介电层与该闸间介电层之 材质包括氧化矽。 37.如申请专利范围第33项所述之非挥发性记忆体 之制造方法,其中该电荷储存层与之材质包括掺杂 多晶矽。 38.如申请专利范围第34项所述之非挥发性记忆体 之制造方法,其中该穿隧介电层之材质包括氧化矽 ;该闸间介电层包括氧化矽/氮化矽/氧化矽复合层 。 39.如申请专利范围第33项所述之非挥发性记忆体 之制造方法,其中于该基底上形成该二堆叠闸极结 构之步骤后,包括于该二堆叠闸极结构之侧壁形成 绝缘间隙壁。 40.如申请专利范围第33项所述之非挥发性记忆体 之制造方法,其中于该间隙中形成该选择闸极结构 之步骤包括: 于该间隙的基底表面形成一闸介电层;以及 于该基底上形成一第二导体层,该第二导体层填满 该间隙。 41.如申请专利范围第33项所述之非挥发性记忆体 之制造方法,更包括于该基底上形成二导电插塞, 该二导电插塞分别电性连接该二位元线与该第一 掺杂区与该第二掺杂区。 图式简单说明: 图1A绘示为本发明的一较佳实施例之非挥发性记 忆单元之剖面图。 图1B绘示为本发明的另一较佳实施例之非挥发性 记忆单元之剖面图。 图2A绘示为本发明的一较佳实施例之非挥发性记 忆体阵列之电路简图。 图2B绘示为本发明的另一较佳实施例之非挥发性 记忆阵列之电路简图。 图3A绘示为本发明的一较佳实施例之非挥发性记 忆单元的程式化操作示意图。 图3B绘示为本发明的一较佳实施例之非挥发性记 忆单元的程式化操作示意图。 图3C绘示为本发明的一较佳实施例之非挥发性记 忆单元的抹除操作示意图。 图3D本发明的一较佳实施例之非挥发性记忆单元 的另一种抹除操作示意图。 图3E绘示为本发明的一较佳实施例之非挥发性记 忆单元的读取操作示意图。 图3F绘示为本发明的一较佳实施例之非挥发性记 忆单元的读取操作示意图。 图4A至图4F所绘示为本发明的一较佳实施例之非挥 发性记忆体的制造流程图。 |
