用于比乘法器硬件的位数宽的大整数操作数的有效的乘法序列

摘要

一种操作乘法电路(21)以对多字操作数执行乘法—累加操作的方法，其特征是一个操作序列器(23)，它被预编程从而以特定的序列指引在RAM(15)和内部数据寄存器(27，RX，RY，RZ，RR)之间的操作数段的传输。序列(例如，图5A－5C)处理结果字—权相邻的组(队列)，通过交替具有稳定地增加或者降低的操作数段权，队列组内的乘法循环以Z字形进行。在具有额外内部缓存寄存器(C_A0，C_A1，C_B0，C_B1，C_B2)的乘法器实施例中，这些缓存寄存器存储经常被使用的操作数段，从而使得它们不必多次地从存储器中重新加载。在这种情况下，组内的序列不需要严格地以Z字形前进，而是可以跳跃到包含至少一个存储于缓存中的操作数段的乘法操作。

主权项

1.一种操作乘法电路以计算两个操作数(X和Y)的乘积的方法，其中至少一个操作数的位数比乘法电路要大，该乘法电路具有一对字—宽度操作数输入和一个双—字—宽度字—宽度度乘积输出，其中一个字是特定数量的比特，每个操作数由多个顺序相邻的、由特定的权(k和m)所表征的字—宽度操作数段(xk和ym)组成，乘法电路从事对存储器的访问，该方法包括以下步骤：以一特定的顺序将两个操作数的字—宽度操作数段从存储器加载到乘法电路中，乘法电路包括至少两个寄存器(RX和RY)，其中这两个寄存器从事对所述存储器的访问，以暂时地保留被加载的段；对加载的段做乘法以得到双字—宽度字—宽度的中间乘积，该中间乘积的权等于加载的段的权的总和；把相同权的中间乘积加到一个累加器中，该累加器的大小为3个字加上足以处理特定的最大操作数大小的进位比特数，累加器连接到用于暂时地保留任何之前被加的具有特定权的乘积的双字输入寄存器(RZ)和一个用于保留加法步骤的结果的双字输出寄存器(RR)，所述寄存器(RZ和RR)从事对所述存储器的访问；以及至少在累加了所有的特定权的中间乘积之后，将来自所述输出寄存器(RR)的累加结果存储回所述存储器中；其中加载操作数段到所述寄存器中去的特定顺序是由最终中间乘积的权所定义的序列，其中乘法步骤在两个相邻乘积权的连续组中完成，通过选择组中的序列，使得除了在给定组内的第一个乘法操作外，操作数段中最多有一个需要从存储器中读到寄存器(RX或RY)中，其它操作数段已经通过刚刚在前进行的乘法操作被存储于其它寄存器(RX或RY)中。