| 主权项 |
1.一种记忆电路,系包含具有多数记忆格之扇区,其 特征在于: 包含分别具有多数正规扇区与预备扇区之多数区 块, 又,当前述多数区块中,第1区块内之正规扇区有不 良时,该不良正规扇区则换成第2区块内之预备扇 区, 另,依照所供给之位址,于第1期间同时选择前述第1 区块内之与供给位址相对应之正规扇区和第2区块 内之预备扇区,并在前述第1期间后,依照供给位址 是否与冗余位址一致之冗余判定结果,而维持业经 前述同时选择之正规扇区或预备扇区其中一者之 选择,并结束另一者之选择。 2.如申请专利范围第1项之记忆电路,其中前述各扇 区分别具有多数字线,且当依照前述供给位址而同 时选择前述第1区块内之正规扇区与第2区块内之 预备扇区时,同时选择该正规扇区与预备扇区内的 字线。 3.如申请专利范围第2项之记忆电路,系于前述各扇 区设置用以选择扇区内之字线的字线解码器, 又,该字线解码器之输入信号则至少在前述第1期 间内供给至第1及第2区块,以进行前述同时选择之 正规扇区内的字线选择与预备扇区内的字线选择 。 4.如申请专利范围第2项之记忆电路,其中于前述第 1期间内,前述所同时选择之字线系驱动至第1电压, 而于前述第1期间后,维持选择之字线则驱动至较 前述第1电压高之第2电压。 5.如申请专利范围第1项之记忆电路,系于前述各区 块设置用以选择区块内之位元线的Y闸极电路, 又,前述Y闸极电路于前述冗余判定结果不一致时, 系选择第1区块之位元线,而当前述冗余判定结果 一致时,则选择第2区块之位元线。 6.如申请专利范围第5项之记忆电路,其中供给至前 述Y闸极电路之Y闸极选择信号在前述第1期间中驱 动至电源电压位准,且在前述第1期间后驱动至较 前述电源电压位准高之升压电源电压位准, 又,在前述第1期间结束之前,依照冗余判定结果而 开始驱动前述Y闸极选择信号。 7.如申请专利范围第1项之记忆电路,系具有用以同 时选择多数区块内之扇区的同时选择模式, 且当前述冗余判定为一致状态时,则使该同时选择 模式失效。 8.一种记忆电路,系具有多数记忆格,其特征在于: 包含分别具有多数正规记忆格领域与预备记忆格 领域之多数区块, 又,当前述多数区块中,第1区块内之正规记忆格领 域有不良时,该不良正规记忆格领域则换成第2区 块内之预备记忆格领域, 另,依照所供给之位址,于第1期间同时选择前述第1 区块内之与供给位址相对应之正规记忆格领域和 第2区块内之预备记忆格领域,并在前述第1期间后, 依照供给位址是否与冗余位址一致之冗余判定结 果,而维持业经前述同时选择之正规记忆格领域或 预备记忆格领域其中一者之选择,并结束另一者之 选择。 9.一种记忆电路,系具有多数正规扇区与预备扇区, 其特征在于包含有: 冗余记忆体,系用以记忆有不良之正规扇区的位址 ;及 冗余判定电路,系用以比较所供给之位址与前述冗 余记忆体内之位址, 又,依照前述冗余判定电路所产生之冗余判定信号 来选择前述正规扇区或取代该正规扇区之前述预 备扇区其中之一, 另,前述冗余判定电路则依照第1信号,且无论前述 冗余记忆体内之位址为何,均使前述冗余判定信号 为一致状态,并可进入前述预备扇区。 10.一种记忆电路,系具有多数正规扇区与预备扇区 ,其特征在于包含有: 冗余记忆体,系用以记忆有不良的正规扇区之位址 ;及 冗余判定电路,系用以比较所供给之位址与前述冗 余记忆体内之位址, 又,依照前述冗余判定电路所产生之冗余判定信号 来选择前述正规扇区或取代该正规扇区之前述预 备扇区其中之一, 另,前述冗余判定电路则依照第2信号,且无论前述 冗余记忆体内之位址为何,均使前述冗余判定信号 为不一致状态,并可进入取代前述预备扇区之正规 扇区。 图式简单说明: 第1A,B图系本实施形态之快闪记忆体的整体构造图 。 第2A,B图系垂直区块与左右的X解码器之详细电路 图。 第3图系显示1个垂直区块与其两侧之X解码器的方 块图。 第4图系模式地显示本实施形态中第1特征之扇区 选择动作。 第5图系模式地显示本实施形态中第1特征之扇区 选择动作。 第6图系模式地显示本资施形态中第1特征之扇区 选择动作。 第7图系显示垂直区块选择信号缓冲电路。 第8图系显示位址迁移检测电路与其动作时点图。 第9图系显示冗余判定电路。 第10图系局部X解码器之构造图。 第11图系升压电源分配电路之构造图。 第12图系本实施形态之动作时点图。 第13(A)图、第13(B)图系说明列升压电源之降低的时 点图。 第14图系本实施形态中之垂直区块选择信号产生 电路。 |
