| 主权项 |
1.一种半导体装置,包括:第1导电型之主半导体层,配设于半导体基板之主表面全面,于其上侧配设有复数配线层;第1导电型之第1半导体层,选择性配设于上述主半导体层之第1主表面;第1导电型之第2半导体层及第2导电型之第3半导体层,其间夹持着上述第1半导体层,与上述第1半导体层邻接而被选择性配设于上述主半导体层之上述第1主表面内;第2导电型之第4半导体层,至少与上述第1半导体层之底面接触般,于上述第1半导体层下部之上述主半导体层内部被选择性配设;及第1导电型之第5半导体层,配设于上述主半导体层之第2主表面内全面;上述第5半导体层系配设为与上述第4半导体层之间形成PN接合之厚度,于上述第5半导体层与上述第4半导体层之间具有接合电容;上述复数配线层系包括:第1电源配线,供给第1电压;及第2电源配线,供给较第1电压为低之第2电压;上述第3半导体层系电连接于上述第1电源配线;上述第2半导体层系电连接于上述第2电源配线。2.如申请专利范围第1项之半导体装置,其中,上述主半导体层系相当于磊晶基板之磊晶层,上述第5半导体层,系配设成披覆上述半导体基板之上述主表面全面。3.如申请专利范围第1项之半导体装置,其中,上述主半导体层系相当于SOI基板之SOI层,上述第5半导体层系配设成披覆上述SOI层下部所配设之埋入绝缘膜之主表面全面。4.如申请专利范围第3项之半导体装置,其中,上述第1及第3半导体层之厚度为相同,上述第4半导体层,系配设成与上述第3半导体层之底面接触。5.如申请专利范围第2或3项之半导体装置,其中,上述第5半导体层系被区分为:与上述第1半导体层之下部对应之第1区,及与上述第2半导体层之下部对应之第2区,上述第2区之厚度系大于上述第1区之厚度,上述第2区,系配设为突出于上述第2半导体层之方向。6.如申请专利范围第5项之半导体装置,其中,另包括:第1导电型之拴塞层,贯通上述第2半导体层及上述主半导体层,且到达上述第5半导体层之上述第1区与上述第2区之界面部,且上述第2电压系介由上述拴塞层供至上述第5半导体层。7.如申请专利范围第1项之半导体装置,其中,上述第1及第2电源配线系供给感测放大器之驱动电源用的配线。8.如申请专利范围第1项之半导体装置,其中,上述第1及第2电源配线系供给反相器之驱动电源用的配线。9.一种半导体装置之制造方法,上述半导体装置包括:第1导电型之主半导体层,配设于半导体基板之主表面全面,于其上侧配设有复数配线层;第1导电型之第1半导体层,选择性配设于上述主半导体层之第1主表面;第1导电型之第2半导体层及第2导电型之第3半导体层,其间夹持着上述第1半导体层,与上述第1半导体层邻接而被选择性配设于上述主半导体层之上述第1主表面内;第2导电型之第4半导体层,至少与上述第1半导体层之底面接触般,于上述第1半导体层下部之上述主半导体层内部被选择性配设;及第1导电型之第5半导体层,配设于上述主半导体层之第2主表面内全面;上述半导体装置之制造方法包括:(a)准备具有较高浓度之第1导电型杂质之基板作为上述半导体基板之步骤;及(b)于上述半导体基板之主表面全面形成上述主半导体层之后,在形成上述第1至第4半导体层之前,将上述半导体基板于900℃至1200℃之温度范围内进行30分以上之加热,以使上述半导体基板中之上述第1导电型杂质扩散而形成上述第5半导体层之步骤。10.如申请专利范围第9项之半导体装置之制造方法,其中,上述步骤(b),系兼用:在上述主半导体层之上述第1主表面内选择性形成元件分离绝缘膜之步骤。11.如申请专利范围第9项之半导体装置之制造方法,其中,上述半导体基板之加热时间为150分至400分。12.一种半导体装置之制造方法,上述半导体装置包括:第1导电型之主半导体层,配设于半导体基板之主表面全面,于其上侧配设有复数配线层;第1导电型之第1半导体层,选择性配设于上述主半导体层之第1主表面;第1导电型之第2半导体层及第2导电型之第3半导体层,其间夹持着上述第1半导体层,与上述第1半导体层邻接而被选择性配设于上述主半导体层之上述第1主表面;第2导电型之第4半导体层,至少与上述第1半导体层之底面接触般,于上述第1半导体层下部之上述主半导体层内部被选择性配设;及第1导电型之第5半导体层,配设于上述主半导体层之第2主表面内全面;上述半导体装置之制造方法包括:于半导体基板之主表面全面形成上述主半导体层之后,在形成上述第1至第4半导体层之前,于上述主半导体层之全面进行第1导电型杂质之离子植入而形成上述第5半导体层之步骤。图式简单说明:图1系本发明第1实施形态之半导体装置之特征部构成之剖面图。图2系本发明第1实施形态之半导体装置之电路构成图。图3系本发明第1实施形态之半导体装置之动作说明之时序流程图。图4系本发明第1实施形态之半导体装置之动作模拟结果之说明图。图5系本发明第1实施形态之半导体装置之动作模拟结果之说明图。图6系本发明第1实施形态之半导体装置之动作模拟结果之说明图。图7系本发明第1实施形态之半导体装置之杂质分布之模拟结果之说明图。图8系本发明第1实施形态之半导体装置之杂质分布之模拟结果之说明图。图9系本发明第1实施形态之半导体装置之接合电容之变化之模拟结果之说明图。图10系本发明第1实施形态之半导体装置之电阻系数之变化之模拟结果之说明图。图11系本发明第1实施形态之半导体装置之变形例之构成剖面图。图12系本发明第1实施形态之半导体装置之变形例之构成剖面图。图13系本发明第1实施形态之半导体装置之N型阱层之电位固定用之构成剖面图。图14系本发明第1实施形态之半导体装置之N型阱层之电位固定用之构成剖面图。图15系本发明第2实施形态之半导体装置之电路构成图。图16系本发明第2实施形态之半导体装置之特征部构成之剖面图。图17系一般之1电晶体格方式之DRAM之电路构成图。图18系一般之DRAM之全体构成图。图19系一般之DRAM之记忆阵列区块之全体构成图。图20系一般之DRAM之记忆阵列之构成图。图21系一般之DRAM之感测放大器之周围构成图。图22系一般之DRAM之感测放大器之电源供给用之配线之说明图。图23系一般之DRAM之动作说明图。 |
