| 主权项 |
1.一种半导体记忆体装置,其具有藉由字元线(WL)和位元线(BL)定址之记忆体单胞阵列(1,2,…,n),其中包含许多记忆体单胞,且具有要是记忆体单胞阵列之记忆体单胞失效,就取代该记忆体单胞成为备用记忆体单胞之冗余记忆体单胞,该记忆体单胞阵列之记忆体单胞和该备用记忆体单胞系提供在一半导体晶片上,其中另外还有提供一BIST计算单元(14),此计算单元指派该备用记忆体单胞给该失效记忆体单胞,且有被提供暂存器(12),其中可以针对各个字元线和位元线,储存该失效记忆体单胞之位址,其特征为:计数器单元(15),其系提供在该BIST计算单元(14)之中,且对于各位址而言,当命中値到达上限时,其会增加失效记忆体单胞之数,要是超过该上限,就会取代对应的字元线或位元线。2.如申请专利范围第1项之半导体记忆体,其中指派该暂存器为一堆叠暂存器。3.如申请专利范围第2项之半导体记忆体装置,其中建构该堆叠暂存器为一连结记忆体。4.如申请专利范围第1到3项中任一项之半导体记忆体装置,其中指派该暂存器(12)DRAM之缺陷部分,其中可以储存测试之部分结果。图式简单说明:第一图为根据本发明之半导体记忆体装置的记忆体单胞阵列基本图;第二图为三种测试顺序图;第三图到第五图在参考第二图而完成测试时,所得到之命中値;以及第六图为根据本发明之半导体记忆体装置的结构方块图。 |
