| 主权项 |
1.一种供测试记忆体单元阵列之电路,包含:一测试电路,耦合至该阵列,该测试电路包括一资料输出线及一失效信号输出线;一可程式延迟电路,连接至该测试电路之失效信号输出线,该可程式延迟电路包括一时钟信号输入,及一输出线路;一输出缓冲器驱动器,该缓冲器驱动器包括一资料输入线,一失效信号输入线,及一资料轮出线,该缓冲器驱动器之失效信号线连接至该可程式延迟电路之输出线;其中在该阵列检测到不良记忆体单元时,该测试电路在测试电路之失效信号线输出线产生一失效信号,该失效信号进入可程式延迟电路,并导使缓冲器驱动器响应失效信号而进入高阻抗状态。2.根据申请专利范围第1项之电路,其中该可程式延迟电路为移位暂存器。3.根据申请专利范围第2项之电路,其中该移位暂存器包含二锁存器。4.根据申请专利范围第1项之电路,其中该缓冲器驱动器为三态缓冲器驱动器。5.根据申请专利范围第1项之电路,另包含一负载,该负载响应该缓冲器驱动器进入高阻抗状态而强制缓冲器驱动器之资料输出线上之电压至一中间电平。6.根据申请专利范围第3项之电路,其中该移位暂存器中之锁存器可予以启动或不启动,以在时钟信号输入延迟失效信号一预定之时钟信号循环数。7.根据申请专利范围第2项之电路,其中该移位暂存器包含二锁存器,每一该锁存器之启动为彼此独立,并响应一外部输入,以在达到一,二,或三循环时,该缓冲器驱动器产生该失效信号之延迟。8.一种供测试记忆体单元阵列之电路,包含:一测试电路,耦合至该阵列,该测试电路包括一资料输出线及一失效信号输出线;一移位暂存器,连接至该测试电路之失效信号输出线,该移位暂存器包括许多锁存器,一时钟信号输入,及一输出线;一三态输出缓冲器驱动器,该缓冲器驱动器包括一资料输入线,一失效信号输入线,及一资料输出线,该缓冲器驱动器之失效信号线连接至移位暂存器之输出线;其中在阵列之检测到不良记忆体单元时,测试电路在该测试电路之失效信号输出线产生一失效信号,该失效信号进入移位暂存器,并导使缓冲器驱动器响而应失效信号进入高阻抗状态。9.根据申请专利范围第8项之电路,其中该移位暂存器中之锁存器可予以启动或不启动,以在时钟信号输入延迟失效信号一预定之时钟信号循环数。10.根据申请专利范围第8项之电路,其中该移位暂存器包含二锁存器,每一锁存器之启动为彼此独立,并响应一外部输入,以在达到一,二,或三循环时,该缓冲器驱动器产生失效信号之延迟。图式简单说明:第一图为第一较佳实施例电路之一般化方块图;第二图为供第一图之电路之定时图;第三图为一般化方块图,示三测试电路;第四图为第三图中所示电路之示意图;第五图为第四图中之一般化电路方块之详图;第六图为第五图中之一般化电路方块之详图;第七图为第五图中之一般化电路方块之详图;第八图为第四图中之一般化电路方块之详图;第九图至第十二图为第八图中之一般化电路方块之详图;第十三图为第四图中之一般化电路方块之详图;第十四图为第十三图中之一般化电路方块之详图;第十五图为第三图中之一般化电路方块310之详细示意图;第十六图为供第十五图中第二锁存器1504之控制电路之示意图;第十七图为第三图中之一般化电路方块312之详细示意图;第十八图为一输出缓冲器驱动器之示意图;第十九图为供第十八图中之输出缓冲器驱动器之负载电路之示意图;以及第二十图为一可程式延迟电路之示意图。 |
