| 主权项 |
1.一种动态随机存取记忆体(DRAM)系统,包含:一DRAM 单 元阵列,具有连接到一DRAM单元之第一位元线,其中 该 DRAM单元储存有一低于第二电压之第一电压;及一 感测放 大器部分,具有一第二位元线,用来将该第二位元 线的资 料放大到该第一电压,其中该感测放大器部分将该 第一位 元线与该第二位元线电性连接,当该第一位元线与 该第二 位元线形成电性连接时将大于该第二电压之第三 电压供应 到该第二位元线,并在该第二位元线的电压到达该 第一电 压之前停止该第三电压的供应。2.如申请专利范 围第1项之DRAM系统,其中该第二电压包 含一该DRAM单元之崩溃电压。3.如申请专利范围第2 项之DRAM系统,其中该DRAM单元阵 列更包含一第三位元线,而该感测放大器部分更包 含一第 四位元线,且一感测放大器连接到该第二位元线及 该第四 位元线,其中该感测放大器部分将该第三位元线与 该第四 位元线电性连接,当该第三位元线与该第四位元线 形成电 性连接时将该第三电压供应到该第二位元线,并在 该第二 位元线的电压到达该第一电压之前停止该第三电 压的供应 。4.如申请专利范围第3项之DRAM系统,其中当该资 料储存 到该DRAM单元时,该感测放大器部分将将该第一位 元线与 该第二位元线电性连接,并将该第三位元线与该第 四位元 线电性连接。5.如申请专利范围第4项之DRAM系统, 其中该感测放大器 包含:一第一金氧半导体(MOS)电晶体,具有一位在第 一 节点与第三节点之间的源极-汲极通道,及一连接 到第四 节点之闸极;一第二MOS电晶体,具有一位在该第一 节点 与该第四节点之间的源极-汲极通道,及一连接到 该第三 节点之闸极;一第三MOS电晶体,具有一位在第二节 点与 该第三节点之间的源极-汲极通道,及一连接到该 第四节 点之闸极;及一第四MOS电晶体,具有一位在该第二 节点 与该第四节点之间的源极-汲极通道,及一连接到 该第三 节点之闸极,其中该第二点接收该第三电压,且该 第一节 点接收一低于该第一电压之第四电压。6.如申请 专利范围第5项之DRAM系统,其中该感测放大器 部分更包含:一第五MOS电晶体,具有一连接到该第 一与 第二位元线之源极-汲极通道;及一第六MOS电晶体, 具 有一连接到该第三与该第四位元线之源极-汲极通 道,其 中当该资料储存到该DRAM单元时,该第五及第六MOS 电晶 体被启动。7.如申请专利范围第6项之DRAM系统,其 中该感测放大器 部分更包含:一信号产生器部分,用来接收一第一 信号, 在第一预定时间间隔内将该第五及第六MOS电晶体 的闸极 所接收的第二信号转变成失能阶级以将该第五及 第六MOS 电晶体失能化直到该第一信号转变成启动阶级,在 包含于 第一预定时间间隔之内的第二预定时间间隔内将 该第三电 压供应到该第二节点直到该第一信号转变成启动 阶级,并 在超出该第一预定时间间隔之后于第三预定时间 间隔内将 该第三电压供应到该第二节点。8.如申请专利范 围第7项之DRAM系统,其中该信号产生器 部分包含:一第三节点,用来接收该第一信号;一第 一延 迟电路,具有一连接到该第三节点之输入节点,与 一输出 节点;一第一反相器,具有一连接到该第一延迟电 路的该 输出节点之输入节点,与一输出节点;一第一NAND电 路, 具有一连接到该第三节点之第一输入节点、一连 接到该第 一反相器的该输出节点之第二输入节点、与一连 接到该第 五及第六MOS电晶体的该闸极之输出节点;一第四节 点, 用来接收该第一信号;一第二延迟电路,具有一连 接到该 第四节点之输入节点,与一输出节点;一第二反相 器,具 有一连接到该第二延迟电路的该输出节点之输入 节点,与 一输出节点;一第二NAND电路,具有一连接到该第四 节点 之第一输入节点、一连接到该第二反相器的该输 出节点之 第二输入节点、与一输出节点;一第五节点,连接 到该第 一延迟电路的该输出节点;一第三延迟电路,具有 一连接 到该第五节点之输入节点,与一输出节点;一第三 反相器 ,具有一连接到该第三延迟电路的该输出节点之输 入节点 ,与一输出节点;一第三NAND电路,具有一连接到该第 五 节点之第一输入节点、一连接到该第三反相器的 该输出节 点之第二输入节点、与一输出节点;一第四NAND电 路,具 有一连接到该第二NAND电路之该输出节点之第一输 入节点 、一连接到该第三NAND电路的该输出节点之第二输 入节点 、与一输出节点;一第四反相器,具有一连接到该 第四 NAND电路的该输出节点之输入节点,与一输出节点; 一第 六节点,用来接收该第一信号;一第七MOS电晶体,具 有 一连接到该第六节点之闸极,及一连接在第一电压 源与该 第一节点之间用来供应该第四电压的源极-汲极通 道;一 第五反相器,具有一连接到该第六节点之输入节点 ,与一 输出节点;一第八MOS电晶体,具有一连接到该第五 反相 器的该输出节点之闸极,及一连接在该第二节点与 第二电 压源之间用来供应该第一电压的源极-汲极通道; 及一第 九MOS电晶体,具有一连接到该第四反相器的该输出 节点 之闸极,及一连接在该第二节点与第三电压源之间 用来供 应该第三电压的源极-汲极通道。9.如申请专利范 围第8项之DRAM系统,其中该第一、第二 、第五、第六、及第七MOS电晶体各自包含一第一 传导型 MOS电晶体,而该第三、第四、第八、及第九MOS电晶 体各 自包含一第二传导型MOS电晶体。10.如申请专利范 围第9项之DRAM系统,其中该第一传导型 MOS电晶体包含一N型,而该第二传导型MOS电晶体包 含一P 型。11.如申请专利范围第10项之DRAM系统,其中该第 四电压 包含一地位电压。12.如申请专利范围第11项之DRAM 系统,其中该DRAM系统 形成于一单一半导体晶片上。13.如申请专利范围 第12项之DRAM系统,其中该DRAM系统 系由一晶片上中央处理器所操作。14.如申请专利 范围第12项之DRAM系统,其中该DRAM系统 系由晶片外中央处理器所操作。15.如申请专利范 围第7项之DRAM系统,其中该信号产生器 部分包含:一第三节点,用来接收该第一信号;一第 一延 迟电路,具有一连接到该第三节点之输入节点,及 一输出 节点;一第一反相器,具有一连接到该第一延迟电 路的该 输出节点之输入节点,及一输出节点;一第一NAND电 路, 具有一连接到该第三节点之第一输入节点、一连 接到该第 一反相器的该输出节点之第二输入节点、与一连 接到该第 五与第六MOS电晶体的该闸极之输出节点;一第四节 点, 用来接收该第一信号;一第二延迟电路,具有一连 接到该 第四节点之输入节点,及一输出节点;一第二反相 器,具 有一连接到该第二延迟电路的该输出节点之输入 节点,及 一输出节点;一第二NAND电路,具有一连接到该第四 节点 之第一输入节点、一连接到该第二反相器的该输 出节点之 第二输入节点、与一输出节点;一第一NOR电路,具 有一 连接到该第四节点之第一输入节点、一连接到该 第二反相 器的该输出节点之第二输入节点、与一输出节点; 一第三 反相器,具有一连接到该第一NOR电路的该输出节点 之输 入节点,及一输出节点;一第三NAND电路,真有一连接 到 该第二NAND电路的该输出节点之第一输入节点、一 连接到 该第三反相器的该输出节点之第二输入节点、与 一输出节 点;一第四反相器,具有一连接到该第三NAND电路的 该输 出节点之输入节点,及一输出节点;一第五节点,用 来接 收该第一信号;一第七MOS电晶体,具有一连接到该 第五 节点之闸极,及一连接在第一电压源与该第一节点 之间用 来供应该第四电压的源极-汲极通道;一第五反相 器,具 有一连接到该第五节点之输入节点,及一输出节点 ;一第 八MOS电晶体,具有一连接到该第五反相器的该输出 节点 之闸极,及一连接在该第二节点与第二电压源之间 用来供 应该第一电压的源极-汲极通道;及一第九MOS电晶 体, 具有一连接到该第四反相器的该输出节点之闸极, 及一连 接在该第二节点与第三电压源之间用来供应该第 三电压的 源极-汲极通道。16.如申请专利范围第15项之DRAM系 统,其中该第一、第 二、第五、第六、及第七MOS电晶体各自包含一第 一传导 型MOS电晶体,而该第三、第四、第八、及第九MOS电 晶体 各自包含一第二传导型MOS电晶体。17.如申请专利 范围第16项之DRAM系统,其中该第一传导 型MOS电晶体包含一N型,而该第二传导型MOS电晶体 包含 一P型。18.如申请专利范围第17项之DRAM系统,其中 该第四电压 包含一地位电压。19.如申请专利范围第18项之DRAM 系统,其中该DRAM系统 形成于一单一半导体晶片上。20.如申请专利范围 第19项之DRAM系统,其中该DRAM系统 系由一晶片上中央处理器所操作。21.如申请专利 范围第19项之DRAM系统,其中该DRAM系统 系由一晶片外中央处理器所操作。22.一种操作动 态随机存取记忆体(DRAM)系统的方法,所 包含的步骤有:连接一第一位元线,将其连接到一 DRAM单 元及一与感测放大器相连的第二位元线;当储存于 该DRAM 单元中的资料被传送到该第二位元线之后,使该第 一位元 线与该第二位元线断路;以该感测放大器将传送到 该第二 位元线之该资料放大;在该放大步骤之后将该第一 位元线 连接到该第二位元线;将供应第一电压之第一电压 源连接 到该第二位元线,直到该第一与第二位元线的电压 到达第 二电压;及将该第二电压作为该资料储存到该DRAM 单元。23.如申请专利范围第22项之操作DRAM系统的 方法,其中 该第一电压高于该DRAM单元的崩溃电压,且该第二 电压低 于该崩溃电压。图式简单说明:第一图为一习知 DRAM系统 中一信号产生器的电路简图;第二图为一习知DRAM 系统中 一感测放大器的电路简图;第三图之时间图显示此 习知 DRAM系统的一个读取操作;第四图之简图显示依据 本发明 之单晶片半导体DRAM系统与一外部的中央处理器( CPU); 第五图为依据本发明第一实施例之信号产生器其 电路简图 ;第六图之时间图显示依据本发明之单晶片半导体 DRAM系 统的一个读取操作;第七图为依据本发明第二实施 例之信 号产生器其电路简图;及第八图之简图显示依据本 发明之 包含一内部CPU的单晶片半导体DRAM系统。 |
