| 主权项 |
1.一种动态记忆体单元之制造方法,其包含下列步骤:(a)于具有一电晶体构造之一基板上形成一第一绝缘层;(b)于该第一绝缘层上定义出供以一位元线(bit line)与一储存电容(capacitor)使用之二接触孔;(c)形成一第一导电层于该基板上,该第一导电层系将该等接触孔填满;(d)形成一第二绝缘层于该基板上,并于供以该位元线(bit line)使用之该接触孔上方之该第二绝缘层,定义出该位元线之区域;(e)形成一蚀刻中止层(Etching stop)与一第三绝缘层于该基板上,并于该蚀刻中止层与该第三绝缘层上定义出该储存电容之区域,以露出形成于该接触孔内之该第一导电层;(f)形成一第二导电层与一牺牲层于该基板上,其中该第二导电层系为该储存电容之一电极层,该牺牲层覆盖于该储存电容区域上方之该第二导电层;(g)除去未被该牺牲层覆盖之该第二导电层;以及(h)除去该牺牲层并形成一第四绝缘层与一第三导电层,其中第四绝缘层系为该储存电容之介电层,而该第三导电层系为该储存电容之另一电极层。2.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(a)步骤所述之该第一绝缘层系为一掺杂或未掺杂之氧化层。3.如申请专利范围第2项所述之动态记忆体单元之制造方法,其中(a)步骤所述之该掺杂或未掺杂之氧化层系选自二氧化矽、硼矽玻璃、磷矽玻璃与硼磷矽玻璃。4.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(a)步骤所述之该电晶体构造系为一金氧半场效电晶体构造(MOS),其闸极电极连接于一字元线(Wordline)导电层。5.如申请专利范围第4项所述之动态记忆体单元之制造方法,其中(b)步骤所述之于该第一绝缘层上定义该等接触孔系以微影蚀刻制程于该金氧半场效电晶体构造之源极与汲极两侧为之。6.如申请专利范围第5项所述之动态记忆体单元之制造方法,其中于(c)步骤所述之形成该第一导电层前,更包含对该等接触孔下方之该基板进行一离子植入之步骤,以得致MOS电晶体之源极与汲极并降低该基板与该第一导电层间之接触电阻。7.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(c)步骤所述之该第一导电层系为一多晶矽层。8.如申请专利范围第7项所述之动态记忆体单元之制造方法,其中于(c)步骤所述之形成该多晶矽层之后,更包含一于该多晶矽层之上表面形成一金属矽化物层之步骤。9.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(d)步骤所述之定义该位元线区域之方法系以一微影蚀刻制程为之。10.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(d)步骤所述之该第二绝缘层系为一掺杂或未掺杂之氧化层。11.如申请专利范围第10项所述之动态记忆体单元之制造方法,其中(d)步骤所述之该掺杂或未掺杂之氧化层系选自二氧化矽、硼矽玻璃、磷矽玻璃与硼磷矽玻璃。12.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(e)步骤所述之该蚀刻中止层系以氮化矽层为之。13.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(e)步骤所述之该第三绝缘层系为一掺杂或未掺杂之氧化层。14.如申请专利范围第13项所述之动态记忆体单元之制造方法,其中(e)步骤所述之该掺杂或未掺杂之氧化层系选自二氧化矽、硼矽玻璃、磷矽玻璃与硼磷矽玻璃。15.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(e)步骤所述之定义该储存电容区域系以一微影蚀刻制程为之。16.如申请专利范围第15项所述之动态记忆体单元之制造方法,其中(e)步骤所述之该微影蚀刻制程中,其蚀刻方式系以一非等向性(Anisotropic)蚀刻为之。17.如申请专利范围第15项所述之动态记忆体单元之制造方法,其中(e)步骤所述之该微影蚀刻制程中,其蚀刻方式系先进行一等向性(isotropic)蚀刻后,然后再以一非等向性(Anisotropic)蚀刻完成之。18.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(f)步骤所述之该第二导电层系为一多晶矽层。19.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(f)步骤所述之该第二导电层系为一粗糙表面多晶矽层(rugged polysilicon)。20.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(f)步骤所述之该牺牲层系选自光阻、二氧化矽、旋涂式玻璃、硼矽玻璃、磷矽玻璃与硼磷矽玻璃。21.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(f)步骤所述之形成该牺牲层之步骤中系包含一回蚀(Etch back)方法,以得致覆盖于该储存电容区域上方之该第二导电层之该牺牲层。22.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(g)步骤所述之除去未被该牺牲层覆盖之该第二导电层之方法系选自一蚀刻制程与一化学机械研磨法(Chemical-Mechanical Polishing)。23.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(h)步骤所述之该第四绝缘层系选自氧化物与氮化物。24.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中(h)步骤所述之与该第三导电层系为一多晶矽层。25.如申请专利范围第1项所述之动态记忆体单元之制造方法,其中于(e)步骤所述之形成该蚀刻中止层之前,系于该位元线区域之周围形成一间隙壁(spacer)。26.如申请专利范围第25项所述之动态记忆体单元之制造方法,其中该间隙壁材料系选自二氧化矽、硼矽玻璃、磷矽玻璃与硼磷矽玻璃。27.一种动态记忆体单元之制造方法,其包含下列步骤:(a)于具有一电晶体构造之一基板上形成一第一绝缘层;(b)于该第一绝缘层上定义出供以一位元线(bit line)使用之一接触孔;(c)形成一第一导电层于该基板上,该第一导电层系将该等接触孔填满;(d)形成一第二绝缘层于该基板上,并于供以该位元线(bit line)使用之该接触孔上方之该第二绝缘层,定义出该位元线之区域;(e)形成一蚀刻中止层(Etching stop)于该基板上,再将供一储存电容使用之一接触孔区域中之该蚀刻中止层除去以露出该第一绝缘层;(f)形成一第三绝缘层于该基板上,并于该基板上同时定义出该储存电容与供该储存电容使用之该接触孔之区域;(g)形成一第二导电层与一牺牲层于该基板上,其中该第二导电层系为该储存电容之一电极层,该牺牲层覆盖于该储存电容区域上方之该第二导电层;(h)除去未被该牺牲层覆盖之该第二导电层;以及(i)除去一第四绝缘层与一第三导电层,其中该第四绝缘层系为该储存电容之介电层,而该第三导电层系为该储存电容之另一电极层。28.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(a)步骤所述之该第一绝缘层系为一掺杂或未掺杂之氧化层。29.如申请专利范围第28项所述之动态记忆体单元之制造方法,其中(a)步骤所述之该掺杂或未掺杂之氧化层系选自二氧化矽、硼矽玻璃、磷矽玻璃与硼磷矽玻璃。30.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(a)步骤所述之该电晶体构造系为一金氧半场效电晶体构造(MOS),其闸极电极连接于一字元线(Wordline)导电层。31.如申请专利范围第30项所述之动态记忆体单元之制造方法,其中(b)步骤所述之于该第一绝缘层上定义该接触孔系以微影蚀刻制程于该金氧半场效电晶体构造之源极侧为之。32.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中于(c)步骤所述之形成该第一导电层前,更包含对该接触孔下方之该基板进行一离子植入之步骤,以得致MOS电晶体之源极,并降低该基板与该第一导电层间之接触电阻。33.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(c)步骤所述之该第一导电层系为一多晶矽层。34.如申请专利范围第33项所述之动态记忆体单元之制造方法,其中于(c)步骤所述之形成该多晶矽层之后,更包含一于该多晶矽层之上表面形成一金属矽化物层之步骤。35.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(d)步骤所述之定义该位元线区域之方法系以一微影蚀刻制程为之。36.如申请专利范围第28项所述之动态记忆体单元之制造方法,其中(d)步骤所述之该第二绝缘层系为一掺杂或未掺杂之氧化层。37.如申请专利范围第36项所述之动态记忆体单元之制造方法,其中(d)步骤所述之该掺杂或未掺杂之氧化层系选自二氧化矽、硼矽玻璃、磷矽玻璃与硼磷矽玻璃。38.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(e)步骤所述之该蚀刻中止层系以氮化矽层为之。39.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(f)步骤所述之该第三绝缘层系为一掺杂或未掺杂之氧化层。40.如申请专利范围第39项所述之动态记忆体单元之制造方法,其中(f)步骤所述之该掺杂或未掺杂之氧化层系选自二氧化矽、硼矽玻璃、磷矽玻璃与硼磷矽玻璃。41.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(f)步骤所述之定义该储存电容区域系以一微影蚀刻制程为之。42.如申请专利范围第41项所述之动态记忆体单元之制造方法,其中(f)步骤所述之该微影蚀刻制程中,其蚀刻方式系以一非等向性(Anisotropic)蚀刻为之。43.如申请专利范围第41项所述之动态记忆体单元之制造方法,其中(f)步骤所述之该微影蚀刻制程中,其蚀刻方式系先进行一等向性(isotropic)蚀刻后,然后再以一非等向性(Anisotropic)蚀刻完成之。44.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(g)步骤所述之该第二导电层系为一多晶矽层。45.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(g)步骤所述之该第二导电层系为一粗糙表面多晶矽层(rugged polysilicon)。46.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(g)步骤所述之该牺牲层系选自光阻、二氧化矽、旋涂式玻璃、硼矽玻璃、磷矽玻璃与硼磷矽玻璃。47.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(g)步骤所述之形成该牺牲层之步骤中系包含一回蚀(Etch back)方法,以得致覆盖于该储存电容区域上方之该第二导电层之该牺牲层。48.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(h)步骤所述之除去未被该牺牲层覆盖之该第二导电层之方法系选自一蚀刻制程与一化学机械研磨法(Chemical-Mechanical Polishing)。49.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(i)步骤所述之该第四绝缘层系选自氧化层与氮化层。50.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中(i)步骤所述之与该第三导电层系为一多晶矽层。51.如申请专利范围第27项所述之动态记忆体单元之制造方法,其中于(e)步骤所述之形成该蚀刻中止层之前,系于该位元线区域之周围形成一间隙壁(spacer)。52.如申请专利范围第51项所述之动态记忆体单元之制造方法,其中该间隙壁材料系选自二氧化矽、硼矽玻璃、磷矽玻璃与硼磷矽玻璃。53.一种应用于一半导体元件之储存电容构造,其形成于一绝缘层之一渠沟(trench)中,其包含:一第一电极层,仅覆盖于该渠沟之内壁上而未延伸至该绝缘层之上;一介电层,系覆盖于该第一电极层上;以及一第二电极层,覆盖于该介电层上。54.如申请专利范围第53项所述之应用于一半导体元件之储存电容构造,其中该半导体元件系为一动态记忆体单元,而该第一电极层具有一插塞(plug)构造用以与该动态记忆体单元之一充放电通道接触。55.如申请专利范围第53项所述之应用于一半导体元件之储存电容构造,其中该第一电极层系为一多晶矽层。56.如申请专利范围第53项所述之应用于一半导体元件之储存电容构造,其中该第一电极层系为一粗糙表面多晶矽层(rugged polysilicon)。57.如申请专利范围第53项所述之应用于一半导体元件之储存电容构造,其中该第二电极层系为一多晶矽层。58.如申请专利范围第53项所述之应用于一半导体元件之储存电容构造,其中该介电层系选自氧化物与氮化物。59.如申请专利范围第53项所述之应用于一半导体元件之储存电容构造,其中该渠沟(trench)之形状系为以一非非等向性(Anisotropic)蚀刻所完成之形状。60.如申请专利范围第53项所述之应用于一半导体元件之储存电容构造,其中该渠沟(trench)之形状系为先进行一等向性(isotropic)蚀刻后,然后再以一非等向性(Anisotropic)蚀刻所完成之形状。图示简单说明:第一图:习用之动态记忆体单元之构造示意图。第二图:(a)至(m)为本案之第一较佳实施例制程示意图。第三图:(a)至(m)为本案之第二较佳实施例制程示意图。第四图:系为以一粗糙表面多晶矽层(ruggedpolysilicon)完成本案储存电容之电极层之示意图。第五图:系为另一可增加介电层之有效面积而增大电容値之储存电容区域剖面轮廓示意图。 |
