Method of design layout of semiconductor device method for manufacturing semiconductor device using the same and computer system performing the same

摘要

본 발명은 반도체 소자의 레이아웃 설계 방법에 관한 것으로, 보다 상세하게는, 반도체 집적회로를 형성하기 위한 레이아웃을 구성하는 것, 이때 상기 레이아웃을 구성하는 것은 비아 패턴들, 및 수직적 관점에서 상기 비아 패턴들을 사이에 두는 하부 및 상부 금속 패턴들을 배치하는 것을 포함하고; 상기 하부 및 상부 금속 패턴들에 대해 리타겟팅(retargeting)을 수행하는 것; 상기 비아 패턴들 중 적어도 하나를 리스크 비아로 추출하는 것; 및 상기 리스크 비아의 위치를 변경하는 것을 포함할 수 있다. 상기 리스크 비아의 위치를 변경할 때, 상기 리스크 비아를 제외한 나머지 상기 비아 패턴들의 위치는 고정될 수 있다.