| 主权项 |
1.一种同步型半导体装置,系设有:解码机构(10.30),系用以使输入信号解码者;及闩锁机构(15.34),系用以使由前述解码机构输出之解码信号与时钟信号同步并将其闩锁者;且前述解码机构与前述闩锁机构间设有一延迟时间调整机构(14.33),系用以调整前述解码信号之延迟时间者。2.一种同步型半导体装置,系设有:多数解码电路(12a-12e、32a-32d),系用以使输入信号解码者;及多数闩锁电路(15a-15e、34a-34e),系用以使由前述解码机构输出之解码信号与时钟信号同步并将其闩锁者;且前述解码电路与前述闩锁电路间各设有延迟时间调整电路(14a-e、34a-34e),系用以调整前述解码信号之延迟时间,以使前述解码信号之设置保持特性之偏差缩小者。3.如申请专利范围第2项之同步型半导体装置,其中前述各延迟时间调整电路中,前述各解码信号之延迟时间系依同步型半导体装置之动作状态而调整者。4.如申请专利范围第2或3项之同步型半导体装置,其中前述各延迟时间调整电路设有用以使前述解码信号延迟之电容器(17a、17b)。5.如申请专利范围第4项之同步型半导体装置,其中前述各延迟时间调整电路至少具有一对用以使前述解码信号延迟之电容器(17a、17b)与将该电容器切换为使用或不使用状态中任一者之切换构件(16a、16b)、并藉该切换构件之切换以调整延迟时间使其可变化。6.如请专利范围第4项之同步型半导体装置,其中前述电容器系MOS电容器。7.如申请专利范围第2项之同步型半导体装置,其中前述各解码电路系构成于使前述输入信号解码时仅有一者发生动作。8.如申请专利范围第2项之同步型半导体装置,其中前述各解码电路系用以输入作为前述输入信号之使同步型半导体记忆装置动作之位址信号或指令信号后,再将其解码者。9.一种同步型半导体装置之输入信号闩锁方法,该半导体装置系设有:多数解码电路,系用以使输入信号解码者;及多数闩锁电路,系用以使由前述解码机构输出之解码信号与时钟信号同步并将其闩锁者;而于前述解码电路与前述闩锁电路间,各调整前述解码信号之延迟时间并闩锁之,以使前述解码信号之设置保持特性之偏差缩小。10.如申请专利范围第9项之同步型半导体装置之输入信号闩锁方法,其中前述各解码信号之延迟时间之调整系依同步型半导体装置之动作状态进行者。图式简单说明:第1图系用以说明本实施形态之同步DRAM之指令解码电路之块状图。第2图系输入缓冲器之电路图。第3图系可变延迟电路之电路图。第4图系SFF电路之电路图。第5图系用以说明他例中同步DRAM之位址解码电路之块状图。第6图系用以说明习知之解码电路及闩锁电路之块状图。第7图系输入缓冲器之电路图。 |
