| 主权项 |
1.一种Earle闩锁电路之设计方法,该Earle闩锁电路包括一具有至少一资料输入之布林逻辑电路,并根据一时脉输入、一反相时脉输入及其闩锁输出控制该布林逻辑电路之资料输入,以决定该闩锁输出;该设计方法包括下列步骤:令该闩锁输出与该时脉输入进行逻辑"或"运算以产生一第一和项,再令该第一和项与该资料输入进行逻辑"及"运算以产生一第一积项;令该闩锁输出与该反相时脉输入进行逻辑"及"运算以产生一第二积项;以及令该第一积项与该第二积项进行逻辑"或"运算以产生该闩锁输出。2.依申请专利范围第1项所述Earle闩锁电路之设计方法,其中该布林逻辑电路之第一级电路为逻辑"及"运算,且该第一和项可直接并入该第一级电路中与该布林逻辑电路之资料输入进行逻辑"及"运算。3.依申请专利范围第1或2项所述Earle闩锁电路之设计方法,其中该布林逻辑电路之最后一级电路为逻辑"或"运算,且该第一积项与第二积项可直接并入该最后一级电路中进行逻辑"或"运算而产生该闩锁输出。4.一种Earle闩锁电路,包括一具有至少一资料输入之布林逻辑电路,并根据一时脉输入、一反相时脉输入及其闩锁输出控制该布林逻辑电路之资料输入,以决定该闩锁输出,其特征在于:该Earle闩锁电路更包括:一第一或闸,用以对该闩锁输出与该时脉输入进行逻辑"或"运算以产生一第一和项;一第一及闸,用以对该第一和项与该资料输入进行逻辑"及"运算以产生一第一积项;一第二及闸,用以对该闩锁输出与该反相时脉输入进行逻辑"及"运算以产生一第二积项;及一第二或闸,用以对该第一积项与该第二积项进行逻辑"或"运算以产生该闩锁输出。5.依申请专利范围第4项所述之Earle闩锁电路,其中该第一及闸系该布林逻辑电路之第一级电路,且该第一和项可直接并入该第一级电路与该布林逻辑电路之资料输入进行逻辑"及"运算而产生该第一积项。6.依申请专利范围第4或5项所述之Earle闩锁电路,其中该第二或闸系该布林逻辑电路之最后一级电路,且该第一积项与该第二积项可直接并入该最后一级电路中进行逻辑"或"运算而产生该闩锁输出。图式简单说明:第一图是习知D型闩锁器之电路图;第二图是传统Earle闩锁电路图;第三图是以传统Earle闩锁电路设计之全加器的进位电路图;第四图是本发明Earle闩锁电路的一较佳实施例,本实施例具有单一资料输入DATA。第五图是以本实施例设计之全加器的进位电路图;第六图~第八图显示本发明与传统Earle闩锁电路之后布局模拟比较结果,其中第六图为全加器之输入波形,第七图为全加器之进位(Cout)输出波形,第八图为全加器之和(Sum)输出波形;及第九图显示本发明与其他闩锁电路以全加器之进位电路设计为例之比较结果。 |
