| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 一种半导体器件及其制造方法，在对TEG进行VC检查时，通过提高接触插塞的发光强度、使得接触插塞的导通不良的检测变容易，由此提高半导体器件的可靠性。在芯片区域(1A)的SOI衬底上形成SRAM的元件构造。并且在TEG区域(1B)，在从SOI层(S1)及BOX膜(BX)露出的半导体衬底(SB)上形成使接触插塞(CP2)连接于半导体衬底(SB)的SRAM的元件构造作为VC检查用的TEG。 | ||
| 申请公布号 | CN104733338A | 申请公布日期 | 2015.06.24 |
| 申请号 | CN201410429657.X | 申请日期 | 2014.08.27 |
| 申请人 | 瑞萨电子株式会社 | 发明人 | 山本芳树;吉田哲也;泽井宏悦 |
| 分类号 | H01L21/66(2006.01)I;H01L27/11(2006.01)I | 主分类号 | H01L21/66(2006.01)I |
| 代理机构 | 北京市金杜律师事务所 11256 | 代理人 | 杨宏军;李文屿 |
| 主权项 | 一种半导体器件，包括：具有在主面并列的第一区域及第二区域的半导体衬底；依次形成于所述第一区域的所述半导体衬底上的埋入氧化膜及半导体层；形成于所述第一区域的所述半导体层上的SRAM构造的第一存储器单元；与所述第一存储器单元的第一活性区域的上表面连接的第一接触插塞；以及第二接触插塞，其构成VC检查用的TEG，并与所述第二区域的所述半导体衬底的上表面连接。 | ||
| 地址 | 日本神奈川县 | ||