发明名称 三维积层构造之半导体装置及其制造方法
摘要 为提供具有积层于支持基板上之复数个半导体电路层之三维积层构造之半导体装置及其制造方法。;使用突块(bump)电极,将复数个半导体晶片37固定于支持基板31上后,在晶片37间之间隙充填绝缘性接合剂38后,将晶片37之背面研磨薄,并且使内部之埋设配线露出而形成第1半导体电路层L1。其次,透过绝缘层39,使用突块电极41与42将复数个半导体晶片43固定在该第1半导体电路层L1上后,在晶片43间之间隙充填绝缘性接合剂44。接着,将晶片43之背面研磨薄,并且使内部之埋设配线露出而形成第2半导体电路层L2。同样地,透过绝缘层45,在第2半导体电路层L2上,形成包含复数个半导体晶片49之第3半导体电路层L3,视需要加以切割,而能获得三层积层构造之半导体装置30A、30B、30C。
申请公布号 TWI426542 申请公布日期 2014.02.11
申请号 TW094118672 申请日期 2005.06.06
申请人 Kamiyacho知识产权控股公司 开曼群岛 发明人 小柳光正
分类号 H01L21/00 主分类号 H01L21/00
代理机构 代理人 陈长文 台北市松山区敦化北路201号7楼
主权项
地址 开曼群岛