存储电路及控制该存储电路的方法

摘要

本发明提供一种SRAM电路，其具有：分别由一对存储部构成的多个存储单元；指定所述多个存储单元的行的多个写入字线；指定所述多个存储单元的行的多个读取字线对；在写入到所述一对存储部时，在所述一对存储部中驱动共同的所述写入字线的写入行解码器；从所述存储部读取时，驱动与所述存储部连接的所述读取字线的读取行解码器；多个写入位线对，在写入到所述一对存储部时，其指定所述一对存储部，并将各个输入数据写入通过与所述写入字线共同指定的所述一对存储部的双方；以及读取位线，在从所述存储部读取时，其指定所述存储部，并从通过与所述读取字线共同指定的所述存储部中读取数据(也可以是1根)。

主权项

一种存储电路，其特征在于，该存储电路具有：第1及第2存储部，其并联连接到共同的读取位线和共同的写入字线上；第1写入控制电路，其连接到所述第1存储部上，通过提供给所述共同的写入字线的写入控制信号而导通，将第1写入信号提供给所述第1存储部；第2写入控制电路，其连接到所述第2存储部上，通过提供给所述共同的写入字线的写入控制信号而导通，将第2写入信号提供给所述第2存储部；第1读取控制电路，其连接到所述第1存储部上，通过提供给第1读取字线的第1读取控制信号而导通，进行来自所述第1存储部(219)的读取信号的读取控制；以及第2读取控制电路，其连接到所述第2存储部上，通过提供给第2读取字线的第2读取控制信号而导通，进行来自所述第2存储部的读取信号的读取控制，其中，利用所述共同的写入字线(+WWL)同时将所述第1和第2写入位线(+WBL1，+WBL0)分别设置在所述第1存储部和第2存储部(219，220)上，而且其中，所述第1读取控制电路(215，207)和所述第2读取控制电路(216，217)分别经由所述第1和第2读取字线(+RWL1，+RWL0)向所述第1和第2存储部(219，220)提供所述第1和第2控制信号，以从第1和第2读取位线(+RBL，‑RBL)读出数据。