| 主权项 |
一种移位暂存器，其包括复数移位暂存单元，每一移位暂存单元均受外部电路的时钟讯号、前一级移位暂存单元之输出讯号及后一级移位暂存单元之反相输出讯号控制，每一移位暂存单元包括一第一上拉电路、一第二上拉电路、一第一下拉电路、一第二下拉电路、一第一反相电路、一第二反相电路及一输出电路，该第一、第二上拉电路、第一、第二下拉电路及该输出电路具有一第一公共节点，该第一上拉电路、第二下拉电路及该输出电路具有一第二公共节点，该第一反相电路连接在该第一、第二公共节点之间，该第一、第二上拉电路为该第一公共节点提供高电平讯号，该第一、第二下拉电路为该第一公共节点提供低电平讯号，该输出电路在该第一、第二公共节点的控制下选择输出时钟讯号或低电平讯号，该第二反相电路将输出电路的输出讯号反相后输出。如申请专利范围第1项所述之移位暂存器，其中，每一移位暂存单元还包括一时钟讯号输入端、一高电平输入端、一低电平输入端、一第一输入端、一第二输入端、一输出端及一反相输出端，该时钟讯号输入端接收外部电路之时钟讯号，该高电平输入端接收外部电路之高电平讯号，该低电平输入端接收外部电路之低电平讯号，该第一输入端电连接至前一级移位暂存单元之输出端，该第二输入端电连接至后一级移位暂存单元之反相输出端，该输出端电连接至后一级移位暂存单元之第一输入端，该反相输出端电连接至前一级移位暂存单元之第二输入端，该第一上拉电路受该第一输入端及该第二公共节点控制，该第二上拉电路受该第一、第二输入端控制，该第一下拉电路受该第一输入端控制，该第二下拉电路受该第二输入端及该第二公共节点控制。如申请专利范围第2项所述之移位暂存器，其中，该第一反相电路系一反相器，该第二反相电路系一反相器。如申请专利范围第2项所述之移位暂存器，其中，该第一上拉电路包括一第一电晶体及一第二电晶体，该第一电晶体的闸极电连接该第一输入端，其源极电连接该高电平输入端，其汲极电连接该第二电晶体的源极，该第二电晶体的闸极电连接该第二公共节点，其汲极电连接该第一公共节点。如申请专利范围第4项所述之移位暂存器，其中，该第一、第二电晶体系PMOS型电晶体。如申请专利范围第2项所述之移位暂存器，其中，该第二上拉电路包括一第三电晶体及一第四电晶体，该第三电晶体的闸极电连接该第一输入端，其源极电连接该高电平输入端，其汲极电连接该第四电晶体的源极，该第四电晶体的闸极电连接该第二输入端，其汲极电连接该第一公共节点。如申请专利范围第6项所述之移位暂存器，其中，该第三、第四电晶体系PMOS型电晶体。如申请专利范围第2项所述之移位暂存器，其中，该第一下拉电路包括一第五电晶体，该第五电晶体的闸极电连接该第一输入端，其源极电连接该第一公共节点，其汲极电连接该低电平输入端。如申请专利范围第8项所述之移位暂存器，其中，该第五电晶体系NMOS型电晶体。如申请专利范围第2项所述之移位暂存器，其中，该第二下拉电路包括一第六电晶体及一第七电晶体，该第六电晶体的闸极电连接该第二公共节点，其源极电连接该第一公共节点，其汲极电连接该第七电晶体的源极，该第七电晶体的闸极电连接该第二输入端，其汲极电连接该低电平输入端。如申请专利范围第10项所述之移位暂存器，其中，该第六、第七电晶体系NMOS型电晶体。如申请专利范围第2项所述之移位暂存器，其中，该输出电路包括一第八电晶体、一第九电晶体及一第十电晶体，该第八电晶体的闸极电连接该第一公共节点，其源极电连接该时钟讯号输入端，其汲极电连接该第十电晶体的源极，该第九电晶体的闸极电连接该第二输入端，其源极电连接该时钟讯号输入端，其汲极电连接该第十电晶体的源极，该第十电晶体的闸极电连接该第一公共节点，其汲极电连接该低电平输入端，其源极电连接该输出端。如申请专利范围第12项所述之移位暂存器，其中，该第八电晶体系PMOS型电晶体，该第九、第十电晶体系NMOS型电晶体。如申请专利范围第12项所述之移位暂存器，其中，该输出电路还包括一缓冲器，该缓冲器串接在该第十电晶体的源极与该输出端之间。一种液晶显示装置，其包括一液晶显示面板、一资料驱动电路及一扫描驱动电路，该资料驱动电路为该液晶显示面板提供资料讯号，该扫描驱动电路为该液晶显示面板提供扫描讯号，该资料驱动电路及该扫描驱动电路分别包括一移位暂存器以控制资料讯号与扫描讯号之输出时序，该移位暂存器包括复数移位暂存单元，每一移位暂存单元均受外部电路的时钟讯号、前一级移位暂存单元之输出讯号及后一级移位暂存单元之反相输出讯号控制，每一移位暂存单元包括一第一上拉电路、一第二上拉电路、一第一下拉电路、一第二下拉电路、一第一反相电路、一第二反相电路及一输出电路，该第一、第二上拉电路、第一、第二下拉电路及该输出电路具有一第一公共节点，该第一上拉电路、第二下拉电路及该输出电路具有一第二公共节点，该第一反相电路连接在该第一、第二公共节点之间，该第一、第二上拉电路为该第一公共节点提供高电平讯号，该第一、第二下拉电路为该第一公共节点提供低电平讯号，该输出电路在该第一、第二公共节点的控制下选择输出时钟讯号或低电平讯号，该第二反相电路将输出电路的输出讯号反相后输出。如申请专利范围第15项所述之液晶显示装置，其中，每一移位暂存单元还包括一时钟讯号输入端、一高电平输入端、一低电平输入端、一第一输入端、一第二输入端、一输出端及一反相输出端，该时钟讯号输入端接收外部电路之时钟讯号，该高电平输入端接收外部电路之高电平讯号，该低电平输入端接收外部电路之低电平讯号，该第一输入端电连接至前一级移位暂存单元之输出端，该第二输入端电连接至后一级移位暂存单元之反相输出端，该输出端电连接至后一级移位暂存单元之第一输入端，该反相输出端电连接至前一级移位暂存单元之第二输入端，该第一上拉电路受该第一输入端及该第二公共节点控制，该第二上拉电路受该第一、第二输入端控制，该第一下拉电路受该第一输入端控制，该第二下拉电路受该第二输入端及该第二公共节点控制。如申请专利范围第16项所述之液晶显示装置，其中，该第一反相电路系一反相器，该第二反相电路系一反相器。如申请专利范围第16项所述之液晶显示装置，其中，该第一上拉电路包括一第一电晶体及一第二电晶体，该第一电晶体的闸极电连接该第一输入端，其源极电连接该高电平输入端，其汲极电连接该第二电晶体的源极，该第二电晶体的闸极电连接该第二公共节点，其汲极电连接该第一公共节点。如申请专利范围第18项所述之液晶显示装置，其中，该第一、第二电晶体系PMOS型电晶体。如申请专利范围第16项所述之液晶显示装置，其中，该第二上拉电路包括一第三电晶体及一第四电晶体，该第三电晶体的闸极电连接该第一输入端，其源极电连接该高电平输入端，其汲极电连接该第四电晶体的源极，该第四电晶体的闸极电连接该第二输入端，其汲极电连接该第一公共节点。如申请专利范围第20项所述之液晶显示装置，其中，该第三、第四电晶体系PMOS型电晶体。如申请专利范围第16项所述之液晶显示装置，其中，该第一下拉电路包括一第五电晶体，该第五电晶体的闸极电连接该第一输入端，其源极电连接该第一公共节点，其汲极电连接该低电平输入端。如申请专利范围第22项所述之液晶显示装置，其中，该第五电晶体系NMOS型电晶体。如申请专利范围第16项所述之液晶显示装置，其中，该第二下拉电路包括一第六电晶体及一第七电晶体，该第六电晶体的闸极电连接该第二公共节点，其源极电连接该第一公共节点，其汲极电连接该第七电晶体的源极，该第七电晶体的闸极电连接该第二输入端，其汲极电连接该低电平输入端。如申请专利范围第24项所述之液晶显示装置，其中，该第六、第七电晶体系NMOS型电晶体。如申请专利范围第16项所述之液晶显示装置，其中，该输出电路包括一第八电晶体、一第九电晶体及一第十电晶体，该第八电晶体的闸极电连接该第一公共节点，其源极电连接该时钟讯号输入端，其汲极电连接该第十电晶体的源极，该第九电晶体的闸极电连接该第二输入端，其源极电连接该时钟讯号输入端，其汲极电连接该第十电晶体的源极，该第十电晶体的闸极电连接该第一公共节点，其汲极电连接该低电平输入端，其源极电连接该输出端。如申请专利范围第26项所述之液晶显示装置，其中，该第八电晶体系PMOS型电晶体，该第九、第十电晶体系NMOS型电晶体。如申请专利范围第26项所述之液晶显示装置，其中，该输出电路还包括一缓冲器，该缓冲器串接在该第十电晶体的源极与该输出端之间。 |
