用于设计具增强可制性之积体电路的系统

摘要

一种用于积体电路设计的方法与系统，用以通过产生可获取局部化布局需求的分级设计规则来增强电路布局的可制造性。与应用全局设计规则的知技术相比，本IC设计系统与方法基于指定的布局与积体电路属性，将原始设计布局区分成所期望的资讯粒度水准(level of granularity)。在已局部化水准之下，该等设计规则可从可制造性(manufacturability)的观点而适当调整。这些经调整的设计规则然后用来执行局部化布局调处与遮罩资料转换。