| 主权项 |
1.一种于铜镶嵌制程中防止残留铜层遮蔽对准记 号之方法,该方法至少包含以下步骤: 提供一半导体基板,该半导体基板元件区已形成积 体电路元件,空旷区并具有对准记号于其上; 形成第一介电层于该半导体基板上以覆盖该元件 区及空旷区; 形成镶嵌图案于该元件区之第一介电层中,用以连 接该元件区之导线,同时形成假图案于该空旷区, 但对准记号正上方之第一介电层不形成该假图案; 形成阻障层于该镶嵌图案及该假图案内部及该第 一介电层上表面; 形成铜层于该阻障层上;及 施以化学机械式研磨制程,以该第一介电层表面为 研磨终止层。2.如申请专利范围第1项之方法,其中 上述之假图案至少包含复数条沟渠图案包围该对 准记号。3.如申请专利范围第2项之方法,其中上述 之复数条沟渠图案的每一条宽度约2-5m,间距约 为2-5m。4.如申请专利范围第1项之方法,其中上 述之复数条沟渠图案包含水平及垂直交叉之沟渠 。5.如申请专利范围第3项之方法,其中上述之假图 案系非作为导线连接元件用途之沟渠图案。6.如 申请专利范围第1项之方法,其中上述之空旷区系 该半导体基板之非元件之区域。7.如申请专利范 围第1项之方法,其中上述之空旷区系指该半导体 基板之切割道。8.一种于铜镶嵌制程中防止残留 铜层遮蔽对准记号之方法,该方法之特征为该元件 区形成镶崁图案以连接积体电路元件时,该半导体 基板具有对准记号之空旷区也形成假图案于其上, 以使得该半导体基板进行化学机械式研磨制程以 移除铜层时,该空旷区上之铜层移除速率加快。9. 如申请专利范围第8项之方法,其中上述之假图案 至少包含复数条沟渠图案包围该对准记号。10.如 申请专利范围第9项之方法,其中上述之复数条沟 渠图案的每一条宽度约2-5m,间距约为2-5m。11. 如申请专利范围第8项之方法,其中上述之复数条 沟渠图案包含水平及垂直交叉之沟渠。12.如申请 专利范围第8项之方法,其中上述之假图案系非作 为导线连接元件用途之沟渠图案。图式简单说明: 图一为习知技术,空旷区不具有任何图案,因此,元 件区铜电镀层形成于双镶嵌图案时,空旷区上方之 铜层厚度比元件区铜层高很多。 图二为依据本发明之方法在空旷区形成假图案的 横截面示意图。 图三为依据,本发明之方法在空旷区形成假图案的 俯视示意图。 图四为依据本发明之方法在元件区形成双镶嵌,空 旷区形成假图案,再形成阻障层及铜层的横截面示 意图。 图五为依据本发明之方法进行化学机械式研磨制 程后,在元件区多余铜层移除时,空旷区碑对准图 案上方的铜层也被移除的横截面示意图。 |
