P型金属氧化半导体之制程

摘要

本发明系有关于一种防止硼渗透来产生PMOS的方法。本发明之制程包含，首先，提供半导体底材并在上面形成闸氧化层与闸极层。然后，光阻层在闸极层上形成，并且经由曝光之后图案转移到光阻层上，再以光阻层为遮罩蚀刻闸极层及闸氧化层，和进行去光阻程序。接下来，利用快速加热化学气相沉积制程来成长薄氮化矽层，以离子植入法进行硼离子浅接面的高掺杂汲极。并利用低压化学气相沉积法沉积氧化矽，蚀刻氧化矽以形成间隙壁。接着，进行硼离子的重掺杂和回火，并以磷酸溶液蚀刻薄氮化矽层。最后，进行金属矽化物的制程。

主权项

1.一种防止硼渗透来产生PMOS的方法,该方法至少包含:提供一半导体底材;形成一闸氧化层于部分该半导体底材表面上方;形成一闸极层于该闸氧化层表面上方;形成一第一介电质层于该闸极层的表面上方及两侧边和该半导体底材表面上方,该第一介电质层用以防止硼渗透及外扩散;形成一第二介电质层于该第一介电质层表面上方;利用非等向性蚀刻法蚀刻该第二介电质层,藉以形成一间隙壁,其位于该闸极层的两侧边;形成二掺杂区域于该半导体底材内,其位于该间隙壁的两侧边下方,用以形成该半导体元件之源/汲极;进行回火制程;及利用等向性蚀刻法蚀刻该第一介电质层,用以减少杂散电容。2.如申请专利范围第1项之方法,其中上述半导体底材至少包含N型半导体底材。3.如申请专利范围第1项之方法,其中上述闸极层至少包含多晶矽。4.如申请专利范围第1项之方法,其中上述第一介电质层至少包含氮化矽。5.如申请专利范围第4项之方法,其中上述第一介电质层,其形成方法至少包含下列之一:快速加热化学气相沉积方法、低压化学气相沉积法或电浆化学气相沉积法。6.如申请专利范围第4项之方法,其中上述第一介电质层厚度大约50埃到150埃。7.如申请专利范围第1项之方法,其中上述掺杂掺质至少包含下列之一:硼或氟化硼。8.如申请专利范围第1项之方法,其中上述第二介电质层至少包含氧化矽。9.如申请专利范围第1项之方法,其中上述等向性蚀刻法用以蚀刻该第一介电质层的溶液,至少包含磷酸溶液。10.一种防止硼渗透来产生PMOS的方法,该方法至少包含:提供一半导体底材;形成一闸氧化层于部分该半导体底材表面上方;形成一闸极层于该闸氧化层表面上方;形成一第一介电质层于该闸极层的表面上方及两侧边和该半导体底材表面上方,该第一介电质层用以防止硼渗透及外扩散;形成二浅接面的高掺杂汲极于该半导体底材内,其分别位于该闸极层的两侧边下方;形成一第二介电质层于该第一介电质层表面上方;利用非等向性蚀刻法蚀刻该第二介电质层,藉以形成一间隙壁,其位于该闸极层的两侧边;形成二重掺杂于该半导体底材内,其位于该间隙壁的两侧边下方,和该高掺杂汲极区域范围内,用以作为该半导体元件之源/汲极;进行回火制程;利用等向性蚀刻法蚀刻该第一介电质层,用以减少杂散电容;及进行金属矽化物制程。11.如申请专利范围第10项之方法,其中上述半导体底材至少包含N型半导体底材。12.如申请专利范围第10项之方法,其中上述闸极层至少包含多晶矽。13.如申请专利范围第10项之方法,其中上述第一介电质层至少包含氮化矽。14.如申请专利范围第13项之方法,其中上述第一介电质层,其形成方法至少包含下列之一:快速加热化学气相沉积方法、低压化学气相沉积法或电浆化学气相沉积法。15.如申请专利范围第13项之方法,其中上述第一介电质层厚度大约50埃到150埃。16.如申请专利范围第10项之方法,其中上述高掺杂掺质至少包含下列之一:硼或氟化硼。17.如申请专利范围第10项之方法,其中上述高掺杂掺质离子植入能量大约在0.5到8keV。18.如申请专利范围第10项之方法,其中上述第二介电质层至少包含氧化矽。19.如申请专利范围第10项之方法,其中上述等向性蚀刻法用以蚀刻该第一介电质层的溶液,至少包含磷酸溶液。20.如申请专利范围第10项之方法,其中上述金属矽化物至少包含下列之一:钛、钼、钽、钨、钴。21.一种防止硼渗透来产生PMOS的方法,该方法至少包含:提供一半导体底材;形成一闸氧化层于部分该半导体底材表面上方;形成一闸极层于该闸氧化层表面上方;形成二浅接面的高掺杂汲极于该半导体底材内,其分别位于该闸极层的两侧边下方;形成一第一介电质层于该闸极层的表面上方及两侧边和该半导体底材表面上方,该第一介电质层用以防止硼渗透及外扩散;形成一第二介电质层于该第一介电质层表面上方;利用非等向性蚀刻法蚀刻该第二介电质层,藉以形成一间隙壁,其位于该闸极层的两侧边;形成二重掺杂于该半导体底材内,其位于该间隙壁的两侧边下方,和该高掺杂汲极区域范围内,用以作为该半导体元件之源/汲极;进行回火制程;利用等向性蚀刻法蚀刻该第一介电质层,用以减少杂散电容;及进行金属矽化物制程。22.如申请专利范围第21项之方法,其中上述半导体底材至少包含N型半导体底材。23.如申请专利范围第21项之方法,其中上述闸极层至少包含多晶矽。24.如申请专利范围第21项之方法,其中上述第一介电质层至少包含氮化矽。25.如申请专利范围第24项之方法,其中上述第一介电质层,其形成方法至少包含下列之一:快速加热化学气相沉积方法、低压化学气相沉积法或电浆化学气相沉积法。26.如申请专利范围第24项之方法,其中上述第一介电质层厚度大约50埃到150埃。27.如申请专利范围第21项之方法,其中上述高掺杂掺质至少包含下列之一:硼或氟化硼。28.如申请专利范围第21项之方法,其中上述高掺杂掺质离子植入能量大约在0.5到8keV。29.如申请专利范围第21项之方法,其中上述第二介电质层至少包含氧化矽。30.如申请专利范围第21项之方法,其中上述等向性蚀刻法用以蚀刻该第一介电质层的溶液,至少包含磷酸溶液。31.如申请专利范围第21项之方法,其中上述金属矽化物至少包含下列之一:钛、钼、钽、钨、钴。32.一种防止硼渗透来产生PMOS的方法,该方法至少包含:提供一N型半导体底材;形成一闸氧化层于部分该N型半导体底材表面上方;形成一闸极层于该闸氧化层表面上方;形成一氮化矽层于该闸极层的表面上方及两侧边和该N型半导体底材表面上方,该氮化矽层用以防止硼渗透及外扩散;形成二浅接面的高掺杂汲极于该N型半导体底材内,其分别位于该闸极层的两侧边下方;形成一氧化矽层于该氮化矽层表面上方;利用非等向性蚀刻法蚀刻该氧化矽层,藉以形成一间隙壁,其位于该闸极层的两侧边;形成二重掺杂于该N型半导体底材内,其位于该间隙壁的两侧边下方,和该高掺杂汲极区域范围内,用以作为该半导体元件之源/汲极;进行回火制程;利用等向性蚀刻法蚀刻该氮化矽层,用以减少杂散电容;及进行金属矽化物制程。33.如申请专利范围第32项之方法,其中上述闸极层至少包含多晶矽。34.如申请专利范围第32项之方法,其中上述多晶矽之蚀刻系以自行对准反应性离子蚀刻法制得。35.如申请专利范围第32项之方法,其中上述闸极层至少包含下列掺质之一:硼、磷或砷。36.如申请专利范围第32项之方法,其中上述掺质系以离子植入法掺杂。37.如申请专利范围第32项之方法,其中上述掺质系以热扩散法掺杂。38.如申请专利范围第32项之方法,其中上述氮化矽层,其形成方法至少包含下列之一:快速加热化学气相沉积方法、低压化学气相沉积法或电浆化学气相沉积法。39.如申请专利范围第38项之方法,其中上述氮化矽层厚度大约50埃到150埃。40.如申请专利范围第32项之方法,其中上述高掺杂掺质至少包含下列之一:硼或氟化硼。41.如申请专利范围第32项之方法,其中上述高掺杂掺质离子植入能量大约在0.5到8keV。42.如申请专利范围第32项之方法,其中上述金属矽化物至少包含下列之一:钛、钼、钽、钨、钴。43.一种防止硼渗透来产生PMOS的方法,该方法至少包含:提供一N型半导体底材;形成一闸氧化层于部分该N型半导体底材表面上方;形成一闸极层于该闸氧化层表面上方;形成二浅接面的高掺杂汲极于该N型半导体底材内,其分别位于该闸极层的两侧边下方;形成一氮化矽层于该闸极层的表面上方及两侧边和该N型半导体底材表面上方,该氮化矽层用以防止硼渗透及外扩散;形成一氧化矽层于该氮化矽层表面上方;利用非等向性蚀刻法蚀刻该氧化矽层,藉以形成一间隙壁,其位于该闸极层的两侧边;形成二重掺杂于该N型半导体底材内,其位于该间隙壁的两侧边下方,和该高掺杂汲极区域范围内,用以作为该半导体元件之源/汲极;进行回火制程;利用等向性蚀刻法蚀刻该氮化矽层,用以减少杂散电容;及进行金属矽化物制程。44.如申请专利范围第43项之方法,其中上述闸极层至少包含多晶矽。45.如申请专利范围第43项之方法,其中上述多晶矽之蚀刻系以自行对准反应性离子蚀刻法制得。46.如申请专利范围第43项之方法,其中上述闸极层至少包含下列掺质之一:硼、磷或砷。47.如申请专利范围第43项之方法,其中上述掺质系以离子植入法掺杂。48.如申请专利范围第43项之方法,其中上述掺质系以热扩散法掺杂。49.如申请专利范围第43项之方法,其中上述氮化矽层,其形成方法至少包含下列之一:快速加热化学气相沉积方法、低压化学气相沉积法或电浆化学气相沉积法。50.如申请专利范围第49项之方法,其中上述氮化矽层厚度大约50埃到150埃。51.如申请专利范围第43项之方法,其中上述高掺杂掺质至少包含下列之一:硼或氟化硼。52.如申请专利范围第43项之方法,其中上述高掺杂掺质离子植入能量大约在0.5到8keV。53.如申请专利范围第43项之方法,其中上述金属矽化物至少包含下列之一:钛、钼、钽、钨、钴。图式简单说明:第一图为本发明实施例的流程图;第二A图到第二J图显示本发明实施例,防止硼渗透来产生PMOS的方法中,各步骤的剖面结构示意图;