| 主权项 |
1.一种半导体积体电路,系形成于一片半导体晶片上,具备分别依照正相及反相之n组的组合而择一地选择之2n个记忆单元,其特征包含:复数个可变逻辑电路,用以依照所选择的记忆单元之记忆资料,输出正相及反相之信号而构成;可变配线构件,形成有可连接或截断用以连接上述可变逻辑电路间之复数条信号线及相互交叉之信号线间之转接元件;以及,配线连接状态记忆用记忆电路,记忆上述可变配线构件之转接元件之状态,其中上述2n个记忆单元的每一个包含:正反器电路;以及分别以串联形态连接于上述正反器电路的一对输入输出节点与上述记忆单元的输入输出端子间之两组选择转接,分别对上述两组选择转接的控制端子,施加上述正相与上述反相的信号之任一个,上述复数个可变逻辑电路更具有:输出电路,包含具有共同连接于上述2n个记忆单元的输入输出端子之输入端子的差动放大电路;以及输入电路,包含共同连接于上述2n个记忆单元的输入输出端子之资料输入用传送电路。2.如申请专利范围第1项之半导体积体电路,其中以上述可变逻辑电路及上述配线连接状态记忆用记忆电路做为一个逻辑单元,而在一个半导体晶片上排列配置多数个该逻辑单元。3.如申请专利范围第2项之半导体积体电路,其中对应上述可变逻辑电路之2n个记忆单元之排列状态,配置上述配线连接状态记忆用记忆电路之记忆单元。4.如申请专利范围第3项之半导体积体电路,其中上述可变逻辑电路之记忆单元之输入输出端子,与对应该记忆单元之上述配线连接状态记忆用记忆电路之记忆单元之输入输出端子,系连接在同一资料线。5.如申请专利范围第4项之半导体积体电路,其中上述资料线连接在放大电路,上述配线连接状态记忆用记忆电路之记忆单元之记忆资讯,可以由上述放大电路读出。6.如申请专利范围第2项之半导体积体电路,其中具备有:可将输入之位址信号加以解码,选择上述配线连接状态记忆用记忆电路之任一记忆单元之解码电路。7.如申请专利范围第2项之半导体积体电路,其中具备有:可将当作串列信号输入之上述位址信号变换成并列信号,供给上述解码电路之串联并联变换电路。8.如申请专利范围第1项之半导体积体电路,其中更包含:可随时读出以及写入的记忆部与第一逻辑电路或中央处理单元,上述复数个可变逻辑电路、上述可变配线构件以及上述配线连接状态记忆用记忆电路系当作第二逻辑电路,当作上述记忆部的一部而构成。9.一种半导体积体电路之制造方法,其特征包含:准备具备:2n个记忆单元,分别依照正相与反相之n组的组合而择一地选择;复数个可变逻辑电路,用以依照所选择的记忆单元之记忆资料,输出正相及反相之信号而构成;可变配线构件,形成有可连接或截断用以连接上述可变逻辑电路间之复数条信号线及相互交叉之信号线间之转接元件;以及配线连接状态记忆用记忆电路,记忆上述可变配线构件之转接元件的状态,之半导体积体电路的准备步骤;自上述半导体积体电路的外部输入测试信号,以进行上述可变逻辑电路的检查之检查步骤;以及根据显示由上述检查步骤的结果所获得的不良处所的资讯,使用去除上述不良处所的正常之可变逻辑电路,构成所希望之逻辑之逻辑构成步骤。10.如申请专利范围第9项之半导体积体电路之制造方法,其中对晶片上之一定范围,进行藉外部之测试信号之上述可变逻辑电路之检查,使用被判定为正常之可变逻辑电路构成测试电路,检查其他之内部电路,结束检查后,使用正常之可变逻辑电路构成所希望之逻辑。11.一种半导体积体电路之制造方法,其特征包含:准备具备:第一逻辑电路;2n个记忆单元,分别依照正相及反相之n组的组合而择一地选择;复数个可变逻辑电路,用以依照所选择的记忆单元之记忆资料,输出正相及反相之信号而构成;可变配线构件,形成有可连接或截断用以连接上述可变逻辑电路间之复数条信号线及相互交叉之信号线间之转接元件;以及第二逻辑电路,包含记忆上述可变配线构件之转接元件之状态的配线连接状态记忆用记忆电路,之半导体积体电路的准备步骤;自上述半导体积体电路的外部输入测试信号,以进行上述第二逻辑电路的检查之检查步骤;使用由上述检查步骤的结果判断为正常的上述第二逻辑电路内的可变逻辑逻辑电路,构成测试电路的测试电路构成步骤;以及藉由上述测试电路构成步骤所构成的测试电路,测试上述第一逻辑电路的测试步骤,其中上述测试步骤之后,将构成上述测试电路的上述第二逻辑电路内的可变逻辑逻辑电路的记忆单元当作记忆电路而利用。图式简单说明:第1图系表示本发明之可变逻辑电路之一实施例之电路图。第2图系第1图之实施例之可变逻辑电路之概念图。第3图系表示本发明之可变逻辑电路之另一实施例之逻辑架构图。第4图系表示由可连接任意之可变逻辑电路间之信号线与转接元件构成之可变配线电路之架构例子之概略架构图。第5图系表示可构成FPLA之基本逻辑单元之具体例子之电路图。第6图系表示向排列实施例之基本逻辑单元所构成之FPLA之构成逻辑设定用记忆单元及可变配线电路之配线连接资讯记忆电路之记忆单元,进行写入之写入系电路之架构例之方块图。第7图系表示对构筑在排列实施例之基本逻辑单元所构成之FPLA上之逻辑电路之信号之输入输出系电路之架构例子之逻辑架构图。第8图系表示应用本发明之FPLA之具体电路之一个例子之构成半加法器时之信号线之连接状态之说明图。第9图系作为以第8图所示之连接状态实现之电路之一个例子,以闸电路级表示半加法器之逻辑架构图。第10图系表示使用实施例之可变逻辑电路构成之FPLA之测试方法及逻辑之构成方法之流程图。第11图系表示藉使用实施例之可变逻辑电路构成之FPLA之测试而检出不良单元时之对应第8图之逻辑电路之再构成方法之说明图。第12图系表示适合应用依照第11图之程序之测试方法之FPLA上之布置架构例子之平面说明图。第13图系表使用本发明之FPLA之逻辑积体电路之开发程序之流程图。第14图系表示传统之逻辑积体电路之开发程序之流程图。第15图系表示有关本发明之其他实施例之基本逻辑单元之具体之电路架构例子之电路图。第16图系表示排列依据本发明之可变逻辑电路与可变配线电路所构成之逻辑单元而构成之FPLA之其他实施例,特别是表示可将构成逻辑设定用记忆单元及可变配线电路之配线连接资讯记忆电路之记忆单元,当作RAM使用之实施例之方块图。第17图系应用本发明很有效之LSI之一个例子之系统LSI之一实施例之方块图。第18图系表示测试第17图之系统LSI时之测试程序之概要之流程图。 |
