| 主权项 |
1.一种积体电路装置,包括:一积体电路区域,其包含积体电路元件;及一互联层,其包含一绝缘材料、复数导电轨迹及复数配置在第一与第二子组中的导电接合垫座,导电轨迹之第一子群连接至积体电路区域中的积体电路元件,且连接至导电接合垫座的第一子组,导电轨迹之第二子群与积体电路元件电绝缘,且与导电轨迹之第一子群电绝缘,以形成一穿越,导电轨迹之第二子群连接到导电接合垫座的第二子组。2.如申请专利范围第1项之积体电路装置,其中又包括一钝化层,其配置于积体电路区域与互联层之间。3.如申请专利范围第2项之积体电路装置,其中钝化层形成在积体电路区域上。4.如申请专利范围第3项之积体电路装置,其中互联层中的轨迹包括铜,且钝化层包括一材料,其大致上阻挡铜迁移。5.如申请专利范围第3项之积体电路装置,其中互联层形成在钝化层上。6.如申请专利范围第1项之积体电路装置,其中又包括一功能性层,功能性层包含至少一电子装置,电子装置形成于功能性层中,且与积体电路区域中的积体电路元件电连通。7.如申请专利范围第6项之积体电路装置,其中电子装置包括一电容器。8.如申请专利范围第1项之积体电路装置,其中复数导电接合垫座的每一垫座包含一连结至彼的软焊料凸块。9.如申请专利范围第1项之积体电路装置,其中积体电路区域与互联层具有大致上匹配的热膨胀系数。10.一种积体电路结构,包括:一绝缘基材,其具有复数信号轨迹及复数配置于其上的接合处,复数信号轨迹之一子群关联于复数接合处之一子组,而子群中的每一信号轨迹自子组中的复数接合处之一延伸;一积体电路装置,其包括一积体电路区域,积体电路区域包含一积体电路元件及一互联层,互联层包含一绝缘材料、复数导电轨迹及复数配置在第一与第二子组中的导电接合垫座,导电轨迹之第一子群连接至积体电路区域中的积体电路元件,且连接至导电接合垫座的第一子组,导电轨迹之第二子群与积体电路元件电绝缘,且与导电轨迹之第一子群电绝缘,以形成一穿越,导电轨迹之第二子群连接到导电接合垫座的第二子组,积体电路装置的每一导电接合整座与子组中的接合处之一连接。11.如申请专利范围第10项之积体电路结构,其中接合处的子组配置在绝缘基材的大体上平面形、连续表面上。12.如申请专利范围第10项之积体电路结构,其中绝缘基材包括一绝缘层板。13.如申请专利范围第10项之积体电路结构,其中积体电路装置的互联层与绝缘基材具有大致上匹配的热膨胀系数。14.如申请专利范围第10项之积体电路结构,其中积体电路装置的互联层与绝缘基材包括矽。15.如申请专利范围第10项之积体电路结构,其中积体电路装置又包括一钝化层,其配置于积体电路区域与互联层之间。16.如申请专利范围第15项之积体电路结构,其中钝化层形成在积体电路区域上。17.如申请专利范围第15项之积体电路结构,其中互联层形成在钝化层上。18.一种积体电路装置,包括:一积体电路区域,其包含积体电路元件;一钝化层,其形成在积体电路区域上;及一互联层,其形成在钝化层上,互联层包含一绝缘材料、复数导电轨迹及复数配置在第一与第二子组中的导电接合垫座,导电轨迹之第一子群连接至积体电路区域中的积体电路元件,且连接至导电接合垫座的第一子组,导电轨迹之第二子群与积体电路元件电绝缘,且与导电轨迹之第一子群电绝缘,以形成一穿越,导电轨迹之第二子群连接到导电接合垫座的第二子组。19.如申请专利范围第18项之积体电路装置,其中又包括一功能性层,功能性层形成于互联层与积体电路区域之间,功能性层包含至少一电子装置,电子装置形成于功能性层中,且与积体电路区域中的积体电路元件电连通。20.如申请专利范围第18项之积体电路装置,其中积体电路区域、钝化层与互联层具有大致上匹配的热膨胀系数。图式简单说明:图1系依据本发明一实施例之有效互联积体电路于一基材上的系统之爆炸透视图;图2A系图1之系统的顶平视图;图2B系图1之系统的正视图;图3系一积体电路部件的透视图,其绘示电连接设定之一例;图3A系图3之积体电路部件的剖视图;图4系流程图,显示依据本发明一实施例之积体电路互联的特定方法;图5系一积体电路部件的示意图,绘示本发明之一特定实施例;图6系正视图,绘示藉由本发明之方法形成的记忆模组;图7系图6之记忆模组的顶平视图;图8A-8C绘示图6之记忆模组中的位址与控制信号选路之一例。 |
