| 主权项 |
1.一种半导体元件,包含:一半导体基材;一第一绝缘膜形成于半导体基材上;一第二绝缘膜形成于第一绝缘膜上;一导电材料制成的接触插塞,该插塞垂直穿过第一及第二绝缘膜且延伸于第二绝缘膜上;以及一导电膜接触接触插塞的上表面以及第二绝缘膜部份。2.如申请专利范围第1项之元件,其中该第一及第二绝缘膜相对于可见光为透明。3.一种半导体元件,包含:一半导体基材具有一记忆体晶格区以及一周边区;一定位用对正记号,其系由导电材料制成且系形成于周边区;一第一绝缘膜,其覆盖该对正记号且延伸至记忆体晶格区;一第二绝缘膜形成于第一绝缘膜上;一导电材料制成的接触插塞,该插塞垂直穿过第一及第二绝缘膜且延伸于第二绝缘膜上;一储存节点接触该接触插塞之上表面以及第二绝缘膜部份;以及一电介质膜,其覆盖该储存节点且系接触第二绝缘膜。4.如申请专利范围第3项之元件,其中该第一及第二绝缘膜相对于此可见光为透明。5.如申请专利范围第1项之元件,其中该第一绝缘膜为氧化矽膜,以及该第二绝缘膜为氮化矽膜,其系经由低压化学气相沈积方法生长。6.如申请专利范围第3项之元件,其中该第一绝缘膜为氧化矽膜,以及该第二绝缘膜为氮化矽膜,其系经由低压化学气相沈积方法生长。7.一种制造一半导体元件之方法,包含下列步骤:形成一第一绝缘膜于一半导体基材上;形成一第二绝缘膜于该第一绝缘膜上;形成一第三绝缘膜于该第二绝缘膜上,第三绝缘膜具有相对于第一蚀刻剂用于第一绝缘膜更低的蚀刻速率;形成一开口部因而延伸贯穿第三及第二绝缘膜直至第一绝缘膜;形成一间隔件于开口部之侧壁上,该间隔件具有比第一蚀刻剂用于第一绝缘膜更低的蚀刻速率;形成一接触孔因而延伸贯穿第一绝缘膜,形成时系使用第三绝缘膜及间隔件作为罩盖;以一种第一导电材料填补开口部及接触孔而形成一接触插塞;以及使用第二蚀刻剂选择性去除第三绝缘膜,该第二蚀刻剂对第二绝缘膜之蚀刻速率为低。8.如申请专利范围第7项之方法,于选择性去除第三绝缘膜之步骤后,进一步包含下列各步骤:形成一第四绝缘膜,俾覆盖该接触插塞及该间隔件之暴露面;形成一第二接触孔于第四绝缘膜,俾暴露接触插塞表面部份以及间隔件侧面之至少一部份;形成一第二导电材料于第二接触孔之侧面及底面上;使用一种蚀刻剂其对第二导电材料以及第二绝缘膜之蚀刻速率为低,选择性去除第四绝缘膜。9.如申请专利范围第8项之方法,其中该第二导电材料系用作为DRAM之储存节点。10.如申请专利范围第7项之方法,其中该第一、第二及第三绝缘膜相对于可见光为透明。11.如申请专利范围第10项之方法,其中该第一绝缘膜为氧化矽膜,该第二绝缘膜为氮化矽膜其系经由低压化学气相沈积方法生长,以及该第三绝缘膜为氮化矽膜且系经由电浆化学气相沈积方法生长。12.如申请专利范围第11项之方法,其中经由电浆化学气相沈积方法生长的氮化矽膜系使用经由低压化学气相沈积方法生长的氮化矽膜作为蚀刻挡止层,而使用氢氟酸水溶液去除。13.如申请专利范围第11项之方法,其中该经由电浆化学气相沈积方法生长的氮化矽膜厚度为该经由低压化学气相沈积方法生长的氮化矽膜厚度之八倍或以下。14.一种制造一半导体元件之方法,该元件具有一记忆体晶格区以及一周边区,该方法包含下列步骤:形成一对正记号于该周边区,该对正记号系供定位之用且系由导电材料制成;形成一第一绝缘膜俾覆盖该对正记号且延伸至该记忆体晶胞区;形成一第二绝缘膜于该第一绝缘膜上;形成一第三绝缘膜于该第二绝缘膜上,第三绝缘膜具有相对于第一蚀刻剂用于第一绝缘膜更低的蚀刻速率;形成一开口部因而延伸贯穿第三及第二绝缘膜直至第一绝缘膜;形成一间隔件于开口部之侧壁上,该间隔件具有比第一蚀刻剂用于第一绝缘膜更低的蚀刻速率;形成一第一接触孔因而延伸贯穿第一绝缘膜,形成时系使用第三绝缘膜及间隔件作为罩盖;以一种第一导电材料填补开口部及第一接触孔而形成一接触插塞;以及使用第二蚀刻剂选择性去除第三绝缘膜,该第二蚀刻剂对第二绝缘膜之蚀刻速率为低。15.如申请专利范围第14项之方法,其中该第一、第二及第三绝缘膜相对于可见光为透明。16.如申请专利范围第15项之方法,其中该第一绝缘膜为氧化矽膜,该第二绝缘膜为氮化矽膜其系经由低压化学气相沈积方法生长,以及该第三绝缘膜为氮化矽膜且系经由电浆化学气相沈积方法生长。17.如申请专利范围第16项之方法,其中经由电浆化学气相沈积方法生长的氮化矽膜系使用经由低压化学气相沈积方法生长的氮化矽膜作为蚀刻挡止层,而使用氢氟酸水溶液去除。18.如申请专利范围第16项之方法,其中该经由电浆化学气相沈积方法生长的氮化矽膜厚度为该经由低压化学气相沈积方法生长的氮化矽膜厚度之八倍或以下。19.如申请专利范围第14项之方法,于选择性去除第三绝缘膜之步骤后,进一步包含下列各步骤:形成一第四绝缘膜,俾覆盖该接触插塞及该间隔件之暴露面;形成一第二接触孔于第四绝缘膜,俾暴露接触插塞表面部份以及间隔件侧面之至少一部份;形成一第二导电材料于第二接触孔之侧面及底面上;使用一种蚀刻剂其对第二导电材料以及第二绝缘膜之蚀刻速率为低,选择性去除第四绝缘膜。20.如申请专利范围第19项之方法,其中该间隔件系由导电材料制成以及连同该接触插塞电连结至该第二导电材料。21.如申请专利范围第19项之方法,其中该第二导电材料系用作为DRAM之储存节点。图式简单说明:第一图A至第一图C为剖面图依序显示习知SAC处理方法;第二图A至第二图D为剖面图依序显示习知MDC处理方法;第三图A至第三图C为剖面图显示习知PSC方法之制造步骤;第四图A至第四图C为剖面图显示于第三图C之步骤后习知PSC方法之制造步骤;第五图A及第五图B为剖面图显示根据习知PSC方法用于带有DRAM之混成系统LSI之制造步骤;第六图A及第六图B为根据习知PSC方法于第五图A及第五图B之相同制造步骤的混成系统LSI之其它剖面图;第七图A及第七图B为剖面图显示根据习知PSC方法于第五图A及第五图B之制造步骤后用于混成系统LSI之一个制造步骤;第八图A及第八图B为根据习知PSC方法于第七图A及第七图B之相同制造步骤的混成系统LSI之其它剖面图;第九图A及第九图B为剖面图显示根据习知PSC方法于第七图A及第七图B之制造步骤后用于混成系统LSI之一个制造步骤;第十图A及第十图B为根据习知PSC方法于第九图A及第九图B之相同制造步骤的混成系统LSI之其它剖面图;第十一图A及第十一图B为剖面图显示根据习知PSC方法于第九图A及第九图B之制造步骤后用于混成系统LSI之一个制造步骤;第十二图A及第十二图B为根据习知PSC方法于第十一图A及第十一图B之相同制造步骤的混成系统LSI之其它剖面图;第十三图A及第十三图B为剖面图显示根据习知PSC方法于第十一图A及第十一图B之制造步骤后用于混成系统LSI之一个制造步骤;第十四图A及第十四图B为根据习知PSC方法于第十三图A及第十三图B之相同制造步骤的混成系统LSI之其它剖面图;第十五图为剖面图说明习知PSC方法之问题;第十六图A及第十六图B为剖面图显示根据本发明之典型构造;第十七图为剖面图显示根据本发明之具体实施例之一个制造步骤;第十八图A至第十八图C为于第十七图之相同制造步骤的其它剖面图;第十九图为剖面图显示根据本发明之该具体实施例皆于第十七图之步骤后之一个制造步骤;第二十图A及第二十图B为于第十九图之相同制造步骤的其它剖面图;第二十一图为剖面图显示根据本发明之该具体实施例皆于第十九图之步骤后之一个制造步骤;第二十二图A及第二十二图B为于第二十一图之相同制造步骤的其它剖面图;第二十三图为剖面图显示根据本发明之该具体实施例皆于第二十一图之步骤后之一个制造步骤;第二十四图A及第二十四图B为于第二十三图之相同制造步骤的其它剖面图;第二十五图为剖面图显示根据本发明之该具体实施例皆于第二十三图之步骤后之一个制造步骤;第二十六图A及第二十六图B为于第二十五图之相同制造步骤的其它剖面图;以及第二十七图为线图显示就2%氢氟酸而言P-SiN与LP-SiN间之蚀刻量的关系。 |
