| 主权项 |
1.一种崁入式DRAM记忆胞(cell),设于一半导体基底上一特用积体电路(ASIC)之DRAM阵列内,包括:一记忆胞电容器(cell capacitor),用以将数位资料保存在该崁入式DRAM的电荷中,其具有连接至一偏压供应电压源的第一极板;以及一穿越电晶体(pass transistor),具有一汲极,连接至该记忆胞电容器的第二级板,一源极,连接至一位元线电压产生器,一闸极,连接至一字元线电压产生器,以及一闸氧化层,分隔该闸极与该源极和汲极之间的通道区,藉此,该闸氧化层的厚度相等于该特用积体电路逻辑核心电路(logic core)中的闸氧化层厚度。2.如申请专利范围第1项所述的崁入式DRAM记忆胞,其中由该字元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑核心电路范围内之周边电路所提供讯号的电压位准。3.如申请专利范围第2项所述的崁入式DRAM记忆胞,其中该闸氧化层的厚度系等于该逻辑核心电路范围内之周边电路的闸氧化层的厚度。4.如申请专利范围第2项所述的崁入式DRAM记忆胞,其中由该位元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑核心电路范围内之逻辑电路所提供讯号的电压位准。5.如申请专利范围第1项所述的崁入式DRAM记忆胞,其中由该字元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑核心电路范围内之逻辑电路所提供讯号的电压位准。6.如申请专利范围第5项所述的崁入式DRAM记忆胞,其中该闸氧化层的厚度系等于该逻辑核心电路范围内之逻辑电路的闸氧化层的厚度。7.如申请专利范围第5项所述的崁入式DRAM记忆胞,其中由该位元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑电路所提供讯号的电压位准。8.如申请专利范围第3项所述的崁入式DRAM记忆胞,其中该闸氧化层的厚度系介于约30至约70之间。9.如申请专利范围第6项所述的崁入式DRAM记忆胞,其中该闸氧化层的厚度系介于约30至约70之间。10.如申请专利范围第2项所述的崁入式DRAM记忆胞,其中该字元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。11.如申请专利范围第4项所述的崁入式DRAM记忆胞,其中该位元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。12.如申请专利范围第5项所述的崁入式DRAM记忆胞,其中该字元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。13.如申请专利范围第7项所述的崁入式DRAM记忆胞,其中该位元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。14.一种崁入式DRAM记忆胞(cell)阵列,崁设在一半导体基底上的特用积体电路(ASIC)内,包括:以行与列方式配置的崁入式DRAM记忆胞阵列,其中每一崁入式DRAM记忆胞包括:一记忆胞电容器,用以将数位资料保存在该崁入式DRAM的电荷中,其具有连接至一偏压供应电压源的第一极板;及一穿越电晶体,具有一汲极,连接至该记忆胞电容器的第二级板,一源极,连接至一位元线电压产生器,一闸极,连接至一字元线电压产生器,以及一闸氧化层,分隔该闸极与该源极和汲极之间的通道区,藉此,该闸氧化层的厚度相等于该特用积体电路逻辑核心电路中的闸氧化层厚度;一偏压供应电压源,连接至该记忆胞电容器的第二级板;复数位元线电压产生器,每一位元线电压产生器连接至该穿越电晶体的源极,以转移电荷到该崁入式DRAM记忆胞阵列某一行上被选定的记忆胞电晶体;以及复数字元线电压产生器,每一字元线电压产生器连接至该崁入式DRAM记忆胞阵列某一列上该穿越电晶体的闸极,以选取该列崁入式DRAM记忆胞。15.如申请专利范围第14项所述的崁入式DRAM记忆胞阵列,其中由每一字元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑核心电路范围内之周边电路所提供讯号的电压位准。16.如申请专利范围第15项所述的崁入式DRAM记忆胞阵列,其中该闸氧化层的厚度系等于该逻辑核心电路范围内之周边电路的闸氧化层的厚度。17.如申请专利范围第15项所述的崁入式DRAM记忆胞阵列,其中由每一位元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑核心电路范围内之逻辑电路所提供讯号的电压位准。18.如申请专利范围第14项所述的崁入式DRAM记忆胞阵列,其中由该字元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑核心电路范围内之逻辑电路所提供讯号的电压位准。19.如申请专利范围第18项所述的崁入式DRAM记忆胞阵列,其中该闸氧化层的厚度系等于该逻辑核心电路范围内之逻辑电路的闸氧化层的厚度。20.如申请专利范围第19项所述的崁入式DRAM记忆胞阵列,其中由每一位元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑电路所提供讯号的电压位准。21.如申请专利范围第16项所述的崁入式DRAM记忆胞阵列,其中该闸氧化层的厚度系介于约30至约70之间。22.如申请专利范围第19项所述的崁入式DRAM记忆胞阵列,其中该闸氧化层的厚度系介于约30至约70之间。23.如申请专利范围第15项所述的崁入式DRAM记忆胞阵列,其中每一字元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。24.如申请专利范围第17项所述的崁入式DRAM记忆胞阵列,其中每一位元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。25.如申请专利范围第18项所述的崁入式DRAM记忆胞阵列,其中每一字元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。26.如申请专利范围第20项所述的崁入式DRAM记忆胞阵列,其中每一位元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。27.一种制造包括崁入式DRAM记忆胞阵列与逻辑核心电路之特用积体电路于第一导电型半导体基底上的方法,包括下列步骤:布植第二导电型物质进入该半导体基底的表面达淡掺杂浓度以形成第一井区;布植第一导电型物质进入该半导体基底的表面达淡掺杂浓度以形成第二井区于该第一井区中;布植第二导电型物质进入该半导体基底的表面达浓掺杂浓度,以形成包括每一崁入式DRAM记忆胞穿越电晶体的第一通道型电晶体的源极和汲极;布植第一导电型物质进入该半导体基底的表面达浓掺杂浓度,以形第二通道型电晶体的源极和汲极;形成每一崁入式DRAM记忆胞的记忆胞电容器;形成一闸氧化层于逻辑核心电路范围内逻辑电路电晶体之源极和汲极中间的通道区域上;形成一闸氧化层于逻辑核心电路范围内周边电路电晶体之源极和汲极中间的通道区域上;形成一闸氧化层于每一崁入式DRAM记忆胞穿越电晶体之源极和汲极中间的通道区域上,藉此每一崁入式DRAM记忆胞穿越电晶体之闸氧化层的厚度相等于逻辑核心电路电晶体者的厚度;形成闸电极于穿越电晶体与逻辑核心电路之电晶体的闸氧化层上;连接复数字元线电压产生器至崁入式DRAM记忆胞阵列范围内的穿越电晶体列(rows);以及连接复数位元线电压产生器至崁入式DRAM记忆胞阵列范围内的穿越电晶体行(columns)。28.如申请专利范围第27项所述的方法,其中由每一字元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑核心电路范围内之周边电路所提供讯号的电压位准。29.如申请专利范围第28项所述的方法,其中该闸氧化层的厚度系等于该逻辑核心电路范围内之周边电路的闸氧化层的厚度。30.如申请专利范围第28项所述的方法,其中由每一位元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑核心电路范围内之逻辑电路所提供讯号的电压位准。31.如申请专利范围第27项所述的方法,其中由该字元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑核心电路范围内之逻辑电路所提供讯号的电压位准。32.如申请专利范围第31项所述的方法,其中该闸氧化层的厚度系等于该逻辑核心电路范围内之逻辑电路的闸氧化层的厚度。33.如申请专利范围第32项所述的方法,其中由每一位元线电压产生器所提供之讯号所具有的电压位准,系等于该逻辑电路所提供讯号的电压位准。34.如申请专利范围第29项所述的方法,其中该闸氧化层的厚度系介于约30至约70之间。35.如申请专利范围第32项所述的方法,其中该闸氧化层的厚度系介于约30至约70之间。36.如申请专利范围第28项所述的方法,其中每一字元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。37.如申请专利范围第30项所述的方法,其中每一位元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。38.如申请专利范围第31项所述的方法,其中每一位元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。39.如申请专利范围第33项所述的方法,其中每一位元线电压产生器之讯号具有介于约1.5伏特至约3.3伏特之间的高位准。图式简单说明:第一图A系剖面图,绘示一习知ASIC的崁入式DRAM记忆胞与其基本的逻辑电路;第一图B系一习知崁入式DRAM记忆胞的示意图;第一图C系一习知ASIC内逻辑电路的示意图;第二图A系剖面图,绘示本发明ASIC的崁入式DRAM记忆胞与其逻辑电路;第二图B系本发明之崁入式DRAM记忆胞的示意图;以及第三图本发明之崁入式DRAM阵列的示意图。 |
