| 主权项 |
1.一种同步式动态随机存取记忆体存取控制装置,其可搭接至一同步式动态随机存取记忆体晶片,用以控制对该同步式动态随机存取记忆体晶片所进行的每一次连发式资料存取程序;其中每一次连发式资料存取程序系预选为具有一特定之连发资料量;此同步式动态随机存取记忆体存取控制装置包含:(a)一位址对应表,其可接收该连发式资料存取程序的相关存取要求信号和位址信号,并将所接收到的位址信号转换成对应之存取位址;(b)一控制逻辑电路,其可接收该连发式资料存取程序的相关存取模式信号和资料长度信号,并据以控制该连发式资料存取程序所需之资料传输工作;(c)一组态暂存器,其系用以储存有关于该同步式动态随机存取记忆体的各项信号时脉参数;(d)一行位址控制单元,可系用以控制该连发式资料存取程序所需的列位址的値;以及(e)一有限状态机,其可受控于该位址对应表、该控制逻辑电路、该组态暂存器、和该行位址控制单元而产生对应的一组存取控制信号至该同步式动态随机存取记忆体,用以执行所需之连发式资料存取程序;其中该组存取控制信号至少包括一列位址触发信号、一行位址触发信号、和一位址信号;其中每一次的连发资料传输程序包括:(1)于一第一时脉中,发出一列位址触发信号,并于此同时发出所欲存取之位元中的列位址至该同步式动态随机存取记忆体晶片;(2)于一第二时脉中,消去该列位址触发信号;以及(3)于接续之一连串的时脉中,持续发出一行位址触发信号,并于此同时依序发出所欲存取之位元的行位址至该同步式动态随机存取记忆体晶片。2.如申请专利范围第1项所述之同步式动态随机存取记忆体存取控制装置,其中该同步式动态随机存取记忆体可为一单倍数据传输率之同步式动态随机存取记忆体及双倍数据传输率之同步式动态随机存取记忆体其中任一者。3.如申请专利范围第1项所述之同步式动态随机存取记忆体存取控制装置,其中若该连发式资料存取程序为写入程序,则所欲写入之所有的位元系同步至该行位址触发信号而写入至该同步式动态随机存取记忆体晶片。4.如申请专利范围第1项所述之同步式动态随机存取记忆体存取控制装置,其中若资料存取操作为资料读取程序,则所欲读取之所有的位元系与该行位址触发信号相隔一特定之读取等待时间后,再从该同步式动态随机存取记忆体晶片中读取出来。5.如申请专利范围第2项所述之同步式动态随机存取记忆体存取控制装置,其中该同步式动态随机存取记忆体可为该双倍数据传输率之同步式动态随机存取记忆体,于该行位址触发信号线为触发状态时,所对应之行位址会获得连续两笔资料。6.一种同步式动态随机存取记忆体存取控制方法,其可适用于一同步式动态随机存取记忆体上,用以控制对该同步式动态随机存取记忆体所进行的每一次连发式资料存取程序;其中每一次连发式资料存取程序系预选为具有一特定之连发资料量;此同步式动态随机存取记忆体存取控制方法包含:(1)于一第一时脉中,发出一列位址触发信号,并于此同时发出所欲存取之位元中的列位址至该同步式动态随机存取记忆体晶片;(2)于一第二时脉中,消去该列位址触发信号;以及(3)于接续之一连串的时脉中,持续发出一行位址触发信号,并于此同时依序发出所欲存取之位元的行位址至该同步式动态随机存取记忆体晶片。7.如申请专利范围第6项所述之同步式动态随机存取记忆体存取控制方法,其中该同步式动态随机存取记忆体可为一单倍数据传输率之同步式动态随机存取记忆体及双倍数据传输率之同步式动态随机存取记忆体其中任一者。8.如申请专利范围第6项所述之同步式动态随机存取记忆体存取控制方法,其中若该连发式资料存取程序为写入程序,则所欲写入之所有的位元系同步至该行位址触发信号而写入至该同步式动态随机存取记忆体晶片。9.如申请专利范围第6项所述之同步式动态随机存取记忆体存取控制方法,其中若资料存取操作为资料读取程序,则所欲读取之所有的位元系与该行位址触发信号相隔一特定之读取等待时间后,再从该同步式动态随机存取记忆体晶片中读取出来。10.如申请专利范围第7项所述之同步式动态随机存取记忆体存取控制方法,其中该同步式动态随机存取记忆体可为该双倍数据传输率之同步式动态随机存取记忆体,于该行位址触发信号线为触发状态时,所对应之行位址会获得连续两笔资料。图式简单说明:第1图为一系统架构示意图,其中显示本发明之SDRAM存取控制装置应用于一单倍数据传输率之同步式动态随机存取记忆体之应用架构及内部架构;第2图为一信号时序图,其中显示本发明之SDRAM存取控制装置于进行写入程序时的信号时序;第3图为一信号时序图,其中显示本发明之SDRAM存取控制装置于进行一读取程序时的信号时序;以及第4图为一系统架构示意图,其中显示本发明之SDRAM存取控制装置应用于一双倍数据传输率之同步式动态随机存取记忆体之应用架构及内部架构; |
