| 摘要 |
制御回路（１０５）は、ツインセルデータの消去要求を受けたときに、第１記憶素子（１０２）と第２記憶素子（１０３）の閾値電圧が所定の書込みベリファイレベルとなるまで、第１記憶素子（１０２）と第２記憶素子（１０３）の両方または一方の閾値電圧を増加させる第１段階処理の実行を制御する。制御回路１０５は、第１段階処理の実行後に、第１記憶素子（１０２）と第２記憶素子（１０３）の閾値電圧が所定の消去ベリファイレベルとなるまで第１記憶素子（１０２）と第２記憶素子（１０３）の閾値電圧をともに減少させる第２段階処理の実行を制御する。 |
