| 主权项 |
一种用于监视一用于在一半导体装置中使用之内部电源电压之设备，其包含：一转换装置，其用于藉由将一内部电源电压与一第一参考电压及一第二参考电压相比较，而将该内部电源电压转换为一数位信号；及一输出装置，其用于回应于一测试模式信号而传输该数位信号，其中该输出装置将来自该转换装置之上述比较的多个结果进行结合以产生该数位讯号。如请求项1之设备，其中该转换装置包括：一第一分压器，其用于以一预定比率分割该内部电源电压之一位准；一第二分压器，其用于以该预定比率分割该参考电源电压之一位准；及一比较单元，其用于比较该第一与该第二分压器之输出以产生该数位信号。如请求项2之设备，其中该第一分压器包括至少两个电阻器，该等电阻器用于以一基于该等电阻器之电阻而确定的电阻比率来分割该内部电源电压之该电压位准。如请求项2之设备，其中该第一分压器进一步包括一传输闸，该传输闸用于回应于该测试模式信号而传输该内部电源电压。如请求项2之设备，其中该内部电源电压包括供应至包括于该半导体装置中之不同功能单元以用于支援该等功能单元之操作的复数个内部电源。如请求项5之设备，其中该第一分压器包括复数个电阻器及至少一传输闸以用于回应于该测试模式信号而以不同电阻比率来分割该等内部电源。如请求项6之设备，其中该等传输闸之数目等于该等内部电源之数目，且该等电阻器之数目大于该等传输闸之该数目。如请求项2之设备，其中就该第二分压器之内部结构而言，其等同于该第一分压器。如请求项1之设备，其中该转换装置进一步包括：一输入衬垫，其供应有该参考电源电压；及一静电放电单元，其耦接于该输入衬垫与一第二分压器之间。如请求项1之设备，其中该输出装置包括：一缓冲单元，其用于缓冲该数位信号；及一多工单元，其用于回应于该测试模式信号而将该数位信号传输至一衬垫。如请求项10之设备，其中该多工单元包括：一第一反相器，其用于使该测试模式信号反相；一逻辑反及闸，其用于对该数位信号及该测试模式信号执行一逻辑反及运算；一逻辑反或闸，其用于对该数位信号及一自该第一反相器之输出执行一逻辑反或运算；一PMOS电晶体，其具有一耦接至该逻辑反及闸之闸极；及一NMOS电晶体，其具有一耦接至该逻辑反或闸之闸极，其中一在该PMOS与该NMOS电晶体之间的一节点上供应之信号系输出为至该衬垫之资料。如请求项11之设备，其中偶数个反相器位于该逻辑反及闸与该PMOS电晶体之间及该逻辑反或闸与该NMOS电晶体之间。如请求项9之设备，其中该衬垫包括一用于位址输入/输出之位址衬垫、一用于资料输入/输出之资料衬垫及一不适于资料存取之监视衬垫。如请求项10之设备，其中该多工单元在一资料存取期间进一步回应于一资料输出致能信号而传输资料。如请求项10之设备，其中该多工单元包括：一资料输出区块，其用于将资料传递至该衬垫；一数位信号输出区块，其用于回应于该测试模式信号而将该数位信号传递至该衬垫；及一输出控制器，其用于回应于该测试模式信号及一资料输出致能信号而控制该资料输出区块。如请求项15之设备，其中该输出控制器包括：一反相器，其用于使该资料输出致能信号反相；及一逻辑反或闸，其用于对该测试模式信号及该反相器之输出执行一逻辑反或运算。如请求项15之设备，其中该资料输出区块包括：一第一反相器，其用于使一自该输出控制器之输出反相；一逻辑反及闸，其用于对该资料及该自该输出控制器之输出执行一逻辑反及运算；一逻辑反或闸，其用于对该资料及一自该第一反相器之输出执行一逻辑反或运算；一PMOS电晶体，其具有一耦接至该逻辑反及闸之闸极；及一NMOS电晶体，其具有一耦接至该逻辑反或闸之闸极，其中一在该PMOS与该NMOS电晶体之间的一节点上供应之信号系输出为至预定衬垫之该资料。如请求项17之设备，其中偶数个反相器位于该逻辑反及闸与该PMOS电晶体之间及该逻辑反或闸与该NMOS电晶体之间。如请求项15之设备，其中该数位信号输出区块包括：一第一反相器，其用于使该测试模式信号反相；一逻辑反及闸，其用于对该数位信号及该测试模式信号执行一逻辑反及运算；一逻辑反或闸，其用于对该数位信号及一自该第一反相器之输出执行一逻辑反或运算；一PMOS电晶体，其具有一耦接至该逻辑反及闸之闸极；及一NMOS电晶体，其具有一耦接至该逻辑反或闸之闸极，其中一在该PMOS与该NMOS电晶体之间的一节点上供应之信号系输出为至该预定衬垫之该数位信号。如请求项19之设备，其中偶数个反相器位于该逻辑反及闸与该PMOS电晶体之间及该逻辑反或闸与该NMOS电晶体之间。一种用于监视一在一半导体记忆装置内使用之内部电源电压之设备，其包含：一电压输入装置，其用于感应一电源电压之一位准以产生一对应于该所感应位准之信号，且其系藉由将该内部电源电压与一第一参考电压及一第二参考电压相比较并将上述比较的多个结果进行结合而产生该所感应位准；及一输出装置，其用于回应于一测试模式信号而传输该信号。如请求项21之设备，其中该输出装置包括：一第一反相器，其用于使该测试模式信号反相；一逻辑反及闸，其用于对该信号及该测试模式信号执行一逻辑反及运算；一逻辑反或闸，其用于对该信号及一自该第一反相器之输出执行一逻辑反或运算；一PMOS电晶体，其具有一耦接至该逻辑反及闸之闸极；及一NMOS电晶体，其具有一耦接至该逻辑反或闸之闸极，其中一在该PMOS与该NMOS电晶体之间的一节点上供应之信号系输出为至一衬垫之该资料。如请求项22之设备，其中偶数个反相器位于该逻辑反及闸与该PMOS电晶体之间及该逻辑反或闸与该NMOS电晶体之间。如请求项21之设备，其进一步包含一资料输入装置，该资料输入装置用于回应于该测试模式信号而将资料传递至该输出装置。如请求项24之设备，其中该信号系经由至少一衬垫而输出，该至少一衬垫包括一用于位址输入/输出之位址衬垫、一用于资料输入/输出之资料衬垫及一不适于资料存取之监视衬垫。如请求项25之设备，其中该输出装置包括：一资料输出区块，其用于将该资料传递至该至少一衬垫；一信号输出区块，其用于回应于该测试模式信号而将该信号传递至该至少一衬垫；及一输出控制器，其用于回应于该测试模式信号及一资料输出致能信号而控制该资料输出区块。如请求项26之设备，其中该输出控制器包括：一反相器，其用于使该资料输出致能信号反相；及一逻辑反或闸，其用于对该测试模式信号及该反相器之该输出执行一逻辑反或运算。如请求项26之设备，其中该资料输出区块包括：一第一反相器，其用于使一自该输出控制器之输出反相；一逻辑反及闸，其用于对该资料及该自该输出控制器之输出执行一逻辑反及运算；一逻辑反或闸，其用于对该资料及一自该第一反相器之输出执行一逻辑反或运算；一PMOS电晶体，其具有一耦接至该逻辑反及闸之闸极；及一NMOS电晶体，其具有一耦接至该逻辑反或闸之闸极，其中一在该PMOS与该NMOS电晶体之间的一节点上供应之第二信号系输出为至该至少一衬垫之该资料。如请求项28之设备，其中偶数个反相器位于该逻辑反及闸与该PMOS电晶体之间及该逻辑反或闸与该NMOS电晶体之间。如请求项26之设备，其中该信号输出区块包括：一第一反相器，其用于使该测试模式信号反相；一逻辑反及闸，其用于对该数位信号及该测试模式信号执行一逻辑反及运算；一逻辑反或闸，其用于对该数位信号及一自该第一反相器之输出执行一逻辑反或运算；一PMOS电晶体，其具有一耦接至该逻辑反及闸之闸极；及一NMOS电晶体，其具有一耦接至该逻辑反或闸之闸极，其中一在该PMOS与该NMOS电晶体之间的一节点上供应之第二信号系输出为至该预定衬垫之该信号。如请求项30之设备，其中偶数个反相器位于该逻辑反及闸与该PMOS电晶体之间及该逻辑反或闸与该NMOS电晶体之间。一种用于监视一用于在一半导体装置中使用之内部电源电压之方法，其包含：藉由将该内部电源电压与一第一参考电压及一第二参考电压相比较，并将上述比较的多个结果进行结合以产生一数位讯号，以将该内部电源电压转换为该数位讯号；及回应于一测试模式信号而传输该数位信号。如请求项32之方法，其中该转换该差包括：以一预定比率分割该内部电源电压之一位准；以该预定比率分割该参考电源电压之一位准；及比较该第一与该第二分压器之输出以产生该数位信号。如请求项32之方法，其中该传输该数位信号包括：缓冲该数位信号；及回应于该测试模式信号而将该数位信号输出至一衬垫。如请求项34之方法，其中该传输该数位信号进一步包括在一资料存取期间回应于该测试模式信号及一资料输出致能信号而输出资料。一种用于监视一在一半导体记忆装置内使用之内部电源电压之方法，其包含：藉由将该内部电源电压与一第一参考电压及一第二参考电压相比较，并将上述比较的多个结果进行结合以产生一讯号，而感应一电源电压之一位准以产生对应于该所感应位准之该信号；及回应于一测试模式信号而传输该信号。如请求项36之方法，其中该传输该信号包括：缓冲该信号；及回应于该测试模式信号而将该信号输出至一衬垫。如请求项37之方法，其中该传输该信号进一步包括在一资料存取期间回应于该测试模式信号及一资料输出致能信号而输出资料。 |
