| 主权项 |
1.一种用以控制包括复数个阶段的非同步管线之控制电路系统,其至少包括:一第一控制电路,控制该些阶段中第一阶段的一传递状态;一第二控制电路,控制该些阶段中第二阶段的一传递状态,且串联连接至该第一阶段;一侦测电路,连接该第一及第二控制电路的输出并且产以该第一及第二控制电路的输出为基础之一移动信号,该移动信号被该第一及第二控制电路所接收;一第一反相器,连接该第一控制电路与该侦测电路之间;以及一第二反相器,连接该第二控制电路与该侦测电路之间。2.如申请专利范围第1项所述之控制电路系统,其中该第一及第二控制电路各包括一对交错连接之NAND闸。3.如申请专利范围第1项所述之控制电路系统,其中该侦测电路包括一NAND闸。4.如申请专利范围第1项所述之控制电路系统,其更包括:一第三控制电路,控制该些阶段中第三阶段的一传递状态,且串联连接至该第一阶段;其中,该侦测电路更包括由该第三控制电路所接收之一输入,该输入连接至该第三控制电路的一输出与连接至该侦测电路所产生之该移动信号。5.一种用以控制包括复数个阶段的非同步管线之控制电路系统,其至少包括:一第一控制电路,控制该些阶段中第一阶段的一传递状态;一第二控制电路,控制该些阶段中第二阶段的一传递状态,且串联连接至该第一阶段;一侦测电路,连接该第一及第二控制电路的输出并且产生以该第一及第二控制电路的输出为基础之一移动信号,该移动信号被该第一及第二控制电路所接收;以及该第一及第二控制电路各包括:一PMOS电晶体,具有连接至一电源供应器之一源极端与连接至一共用端之一汲极端;以及一NMOS电晶体,具有连接至该共用端之一源极端与连接至接地端之一汲极端。6.如申请专利范围第5项所述之控制电路系统,其中该第一及第二控制电路各更包括:一反相器,具有连接至该共用端之一输入;以及一保持器反相器,具有连接至该反相器的一输出之一输入以及连接至该共用端之一输出。7.一种计算机记忆体,其至少包括:一先进先出记忆体;一第一控制电路,包括第一及第二电晶体并且具有控制该先进先出记忆体之一第一输入、一第二输入与一输出;一第二控制电路,包括第一及第二电晶体并且具有控制该先进先出记忆体之一第一输入、一第二输入与一输出;以及一侦测电路,用以接收该第一控制电路的输出与第二控制电路的输出,并且根据该第一及第二控制电路的输出产生一移动信号;其中,该产生的移动信号在该第一及第二控制电路中造成一改变,在该第一及第二控制电路每一个中启动该第一及第二电晶体其一的一闸输入。8.如申请专利范围第7项所述之记忆体,其中该先进先出记忆体更包括复数个串联连接的寄存器,该些寄存器第一个的一闸输入连接至该第一控制电路的该输出,以及该些寄存器第二个的一闸输入连接至该第二控制电路的该输出。9.如申请专利范围第8项所述之记忆体,其中该第一及第二控制电路更包括:一第一反相器,具有连接至该第一及第二电晶体的一共用端之一输入,并且传送该第一及第二控制电路的各自输出作为输出;以及一第二反相器,具有连接至该第一反相器的该输出之一输入与连接至该共用端之一输出。10.如申请专利范围第9项所述之记忆体,其中该侦测电路为一NAND闸。11.如申请专利范围第10项所述之记忆体,其中该侦测电路为连接至一反相器之一NAND闸。12.一种用以控制非同步逆流管线之控制电路系统,该非同步逆流管线包括一第一管线与相反方向流动之一第二管线;该控制电路系统至少包括:一第一控制电路,控制该第一管线之第一阶段的一传递状态;一第二控制电路,控制该第二管线的第二阶段的一传递状态,且该第一与第二阶段相互邻接;以及一第一侦测电路,从该第二管线连接该第一及第二控制电路以及一第二侦测电路的输出,该第一侦测电路产生以该第一及第二控制电路以及该第二侦测电路的输出为基础之一移动信号,并且传送该移动信号至该第一及第二控制电路以及该第二管线。13.如申请专利范围第12项所述之控制电路系统,其中该第一及第二控制电路为交错连接之NAND闸,如一互斥电路,在同一时刻仅允许两相反流动的管线其一移动。14.如申请专利范围第13项所述之控制电路系统,其中交错连接之NAND间的每一个NAND闸更包括:一第一电晶体,在其源极连接至一第一输入信号,在其闸极连接至一第二输入信号,并且在其汲极连接至该NAND间之该输出;一第二电晶体,在其源极连接至Vdd,在其闸极连接至一第三输入信号,并且在其汲极连接至该NAND闸之该输出;一第三电晶体,在其闸极连接至该第二输入信号,并且在其源极连接该NAND闸之该输出;以及一第四电晶体,在其源极连接至该第三电晶体之该汲极,在其闸极连接至该第三输入信号,并且在其汲极连接至接地端。15.如申请专利范围第14项所述之控制电路系统,其中该第一与第二电晶体为PMOS电晶体,以及该第三与第四电晶体为NMOS电晶体。图式简单说明:第一图是一种习知非同步FIFO记忆体的概略结构之电路方块图;第二图是一种习知管路控制电路之电路方块图;第三图是一种习知逆流管线的部分电路方块图;第四图绘示一种非同步FIFO管线结构之第一实施例的高层次(high level)电路方块图;第五图A与第五图B是本发明第一实施例所使用之控制电路之电路图;第六图A与第六图B是本发明第一实施例所使用之侦测电路的较佳实施例之电路图;第七图是本发明第一实施例所使用之非同步管线控制电路系统的简化部分之简略电路图;第八图是根据本发明第二实施例的一种非同步FIFO管线结构之电路方块图;第九图是第二实施例所使用之一设定-重置锁存的较佳电路图;第十图是根据本发明第三实施例之一种非同步FIFO记忆体所使用之控制结构的电路方块图;第十一图是根据本发明第四实施例一种有能力控制一逆流管线的非同步管线控制电路系统之电路方块图;第十二图是第十一图管线中所使用之设定-重置锁存的电路方块图;第十三图A与第十三图B分别为根据本发明的一种分叉管线的两阶段与一种合并管线的两阶段之电路图;第十四图是根据本发明第五实施例用以一种分叉非同步管线的管线控制电路系统之电路方块图;以及第十五图为根据本发明第六实施例用以一种合并非同步管线的管线控制电路系统之电路方块图。 |
